tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(23)

第二，持续上述写操作，直至写满，FIFO 满标志 wrfull 被触发，通过检测该标志位使写操作停止，并触发FPGA 内部的读操作，该读操作通过控制rdreq ，rdclk 实现的。 第三，持续进行FPGA 内部的读操作，直至读空，读空标志位rdempty 被触发。 第四，通过rdempty 标志位触发DSP 外部中断，进入中断程序，在中断程序内进行写操作，进而重复上述过程。 36 第4 章 信号处理模块与FPGA 通信方案 对于上述的满或空标志位，可以根据不同的应用情况选择半满或半空标志位，利用半满或半空标志位进行触发不同阶段的动作，可以实现以不同速率同时写入和读出数据。 如图4.4 中所示，构建两个异步FIFO ，两个FIFO 的数据流向不同，这样实现数据的双向传输。关于接口逻辑对异步FIFO 进行控制时，FPGA 内部FIFO 各信号的时序，可以参见第五章图5.9 和图5.10 的测试结果。4.4 本章小结 本章的主要任务是设计一种方法用以实现母板与信号处理模块的数据传输。本文所述的应用环境中的通信方式属于跨时域的数据传输，首先讨论跨时域数据传输的几种典型方案，结合多波束测深系统的数据流向以及 FPGA 的特性，最后决定选择利用异步FIFO 实现跨时域的数据传输。

EMIFA 接口被广泛用于扩展外部存储器，本文通过DSP 的EMIFA 接口对异步FIFO的读写实现异步并行通信。利用异步FIFO 实现DSP 和FPGA 跨时域通信的核心工作在于EMIFA 读写时序与FIFO 控制逻辑的配合。这就要求分析FIFO 的控制逻辑的具体形式，通过程序，使EMIFA 异步接口与FIFO 控制逻辑相配合。通过综合分析EMIFA 异步存储器接口各信号线的时序和异步FIFO 的触发条件，设计使这两种时序相配合的接口逻辑。最后设计分析接口逻辑设计读写FIFO 的流程，为设计读写程序，实现数据通信提供依据。 信号处理模块与模板的通信是系统设计的关键问题，也是设计的难点。通过本章的方案设计，为后续的系统设计提供了更多的设计思路，也为后续算法的应用提供了保障。 37 哈尔滨工程大学硕论文 第5 章 系统调试与验证 系统调试是保证其稳定高效地实现工程应用的前提，系统调试的过程是循序渐进的，遵循从局部到整体，从前级到后级的原则。按照这一原则进行调试可以保证系统调试过程不损坏系统，并且将可能出现的问题控制在系统某一已知的部分，在解决问题时降低查找问题来源的难度。本文调试过程分为以下几个步骤： 1.PCB 加工完成后，检查PCB 是否正常。

首先检查外观，查看焊盘有无破损，距离焊盘比较近但与焊盘没有电气连接的过孔阻焊层是否完好，尤其是BGA 封装的芯片焊盘区域的过孔需要认真检查，这一步骤是为了避免焊接过程中发生焊盘与过孔相连。然后检查PCB 线路的电器连接是否完好，重点检查电源输出是否存在对地短路现象。 2.焊接电源部分的芯片及其元器件，上电测试工作状态前先测试输出端的对地阻抗，不存在短路现象且输出阻抗正常才能上电测试，否则可能损坏芯片。上电后测试电源各通道输出纹波是否符合设计需求，并测试各电压的上电、掉电顺序以及复位信号是否符合要求。 3.如果电源工作正常，焊接DSP 芯片及存储器等芯片，由于BGA 封装的芯片焊接过程可能存在短路的情况，检测BGA 封装的管脚间连接正常后才能焊接周边的分立元件，如退耦电容、端接电阻、JTAG 接口等，否则当电路出现短路后很难判断出现短路的位置。 4.测试系统工作状态是否正常。上电后首先测试晶体的输出波形是否正常。然后，连接测试硬件系统能否与PC 成功建立仿真调试环境。最后，测试mDDR 存储器、SPI Flash 存储器是否能够稳定读写。 5.经以上测试，如果各功能都正常，将信号处理模块与母板连接，进行系统联合测试，验证系统的通信是否正常。

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