tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(19)

由于本设计包含的mDDR 对信号的质量要求比较高，对分层及布线的要求较为严 28 第3 章 信号处理模块硬件电路设计格，官方的指导建议是mDDR 布线区域至少六层。文中电路包含4 种不同电压，电源层最好分两层，加之夹层卡需要小型化，兼顾上述设计建议，为了保证 PCB 布线成功及系统的稳定，采用八层板进行设计。具体分层方法见图3.14 。 图3.15 PCB 分层设计3.6.2 PCB 布局及布线过程中的完整性问题 在高速电路设计过程中，布局布线的方法直接影响着整个 PCB 板的信号完整性和电磁兼容性。本设计中，在布局布线过程中注意了以下几点： 1.保证地平面的完整 所谓保证地平面的完整,就是在电路功能相对独立的区域尽量不分割地层。由于PCB层与层之间、信号线之间存在着感性耦合和容性耦合，而高频信号在传输过程中将因为这种耦合（尤其是感性耦合）而产生回流，对电路造成干扰。保证地平面的完整主要是为这些回流信号提供所谓“最短路径”，最理想的情况就是高频信号在整个PCB 平面上 [32]任何一点的下方或上方都有地平面，这样能使信号干扰最小化 。如果地平面因为分割槽甚至因为在地层出现信号线而导致断裂，那么高频信号的回流将会一定程度上“绕过”断裂的部分，这样回流传输路径将大大延长，使干扰变得严重，影响信号完整性。

2. mDDR 存储器布线规则 由于mDDR 存储器对布线要求较高，布线过程需要注意的问题很多，在此对重要的几点加以说明。 第一，必须按照信号线功能和性质不同对信号线进行分组布线，分组情况如前文3.5.1 所示。不同信号组的信号线在布线区域上尽量不相邻，尤其时钟信号组的信号线尽量远离其他信号线，数据信号组的信号线应优先布线，以保证其与其他组信号线的距离。 第二，信号线长度尽量在一定范围内匹配，并控制长度，以使信号延时对完整性的影响最小化。不同信号组的信号线因为传输信号的特性不同，对长度匹配的严格程度也不同（匹配标准可以在官方指导中查到），本文对各组信号线通过蛇形走线的方式在误差允许范围内都进行了等长处理，并将信号线长度控制在1000mil 左右。 29 哈尔滨工程大学硕论文 第三，控制线宽与线距。布线过程中应尽量遵守3W 原则（相邻信号线中心距不小于3 倍线宽），信号线在允许范围内尽量宽，本文受BGA 封装焊盘间距限制，信号线采用5mil 线宽，这种宽度符合TI 的官方指导建议。 第四，对信号线采用端接技术。数据信号组、时钟组对阻抗匹配要求比较高，应尽量减少信号反射、振铃等对完整性的影响，本文采用端接电阻的方式来匹配阻抗，选用20-50 欧姆等阻值不等的电阻进行端接，实现阻抗匹配。

另外，旁路电容、减少信号换层、时钟信号的差分走线等问题都要处理。 3.按照信号流的走向进行布局 由于本设计有很多接口的信号线需要接到连接件上，用以和母版相连，布局时需要考虑如何让这些信号线走线最短，并且同层不交叉。本设计将 DSP 放置在这个板子的位置并调整方向，以使得 DSP 到外设的布线最短。mDDR 接口的信号流都在板内，将 mDDR 芯片与 DSP 平行放置，并在布线允许的情况下尽量靠近 DSP ，以减小走线长度，从而减小传输延时。 4.减小晶振对电路的影响 为较小时钟信号的畸变，时钟电路的晶体要尽量靠近DSP 。由于时钟信号线有较大的辐射，容易对电路产生干扰，在布局时要远离其他电路，并且在晶振下方尽量不要布线，并在没有布线的区域覆铜与地平面相连以减小干扰。 5.对电路的滤波 对电路的滤波指将信号中特定频率的信号滤除。对于数字电路设计，通常采用去耦电容、磁性元件等手段来取出不需要的干扰信号。本文基本按照官方要求放置去耦电容，比如在电源接入处和芯片，放置若干个1 μF 到100 μF 的电容，以滤除电源中的低次谐波；在芯片的电源管脚处，放置若干个0.01 μF 到0.1 μF 的电容，以滤除电源中的高次谐波。

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