tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(14)

综合上电顺序的控制和掉电顺序的控制，此处引入了供电电压监控芯片 SVS TPS3805，电路原理图如图3.7 所示。VDD 管脚拉高，SENSE SNS 管脚通过电阻分压网络与LDO2 的输出（1.8V）相连，这样当SNS 输入高于内部参考电压时，RST 输出高电平；SNS 输入低于内部参考电压时，RST 输出低电平。 这样做可以达到两方面效果。一方面，在开始供电的过程中，LDO2 的输出电压 （1.8V）作为SNS 输入，RST 输出作为LDO1 的使能信号，可以实现上电顺序的控制，即1.8V 输出使能3.3V 输出，使上电过程中LDO1 （3.3V ）的输出比LDO2 （1.8V）的输出在时间上延后，同时确保两种输出的电压差不会过大；另一方面，TPS3805 的内部参考电压为1.226V，利用电阻网络分压， R40 取100KΩ，R41 取390 KΩ，使RST 输出信号跳变的电压约为 1.5V，即当LDO2 的输出电压（1.8V）降低到1.5V 时，LDO1的使能信号拉低，3.3V 的输出会马上下降，这样LDO1 和LDO2 的电压差不会过大，满足上述电压差的要求。详细电路原理图见图3.8。

20 第3 章 信号处理模块硬件电路设计 图3.7 TPS3805 电路原理图3.3.5 复位电路 在 DSP 的应用设计中，一个完善的复位信号设计可以大大提高系统运行的稳定性和可靠性。尤其在主频较高，供电系统电压比较复杂的情况下，更应该注意产生复位信号电路的设计。DSP 的复位信号属于优先级最高的不可屏蔽外部中断信号，在系统接通电源的过程中可以利用复位信号控制 DSP 是否进入初始化状态，以保证在供电状态正常之前DSP 处于复位状态来保护DSP ，并且当系统出现错误或遇到其他需要重新初始 [22] [23]化的情况时，可以利用软件或硬件开关通过复位信号使DSP 重新初始化 。 TPS650061 芯片具有RST （复位）信号输出引脚，这样就不用单独设计复位电路，简化了电路结构 RST （复位）信号的输出受VINDCDC 、 和VRSTSNS 三个引脚 MR 。的状态控制，具体关系见表3.2 。 表3.2 RST （复位）信号输出状态表 INPUTS OUTPUTS VINDCDC MR VRSTSNS RST 0.4V V UVLO × × Low UVLO ≥VIH MR ≤0.6V Low UVLO ≥VIH MR 0.6V High-Z UVLO VIL MR × Low 在本设计中，VINDCDC 与5V 输入连接，VRSTSNS 与VLDO1 （3.3V ）相连， RST与DSP 芯片的RESET 复位 管脚相连。

与母板上的机械复位开关通过PMC 连接器 MR相连。同时 还与FPGA 的一个IO 管脚相连。系统协同工作时，FPGA 和DSP 应共 MR用同一个复位开关，当系统出现不稳定因素导致的问题或其他情况需要复位时，通过开 [24]关复位整个系统，开关原理图如图3.9 所示。这样连接实现系统对于复位信号的要求 。 第一，当按下复位开关时， 拉低，RST 输出低电平，实现对DSP 的复位操作。 MR需要利用FPGA 对DSP 进行软件复位时，可以利用与 相连的IO 管脚产生低电平， MR使RST 产生复位信号，此IO 在通常情况下处于高阻态即可，不影响DSP 工作状态。 第二，DSP 芯片需要一个上电复位信号用来保证芯片在上电后能进入一个已知的状态。上电复位信号将DSP 的RESET 引脚和TRSTn 引脚（JTAG 测试复位信号）同时拉低，使DSP 内部进入已知的默认状态，除了RESETOUTn 引脚仍然有效，其余各引脚 21 哈尔滨工程大学硕论文均处于高阻态。上电过程中，由于对上电顺序的控制，3.3V 电压最后供电，那么VRSTSNS变为高电平也就意味着系统3 种电压供电已经稳定，这一过程所经历的时间足以使系统进入稳定的状态。

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