tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(18)

图中的上拉电阻和下拉电阻将根据不同的引导模式选择性焊接。本设计没有采用拨码开 26 第3 章 信号处理模块硬件电路设计关的主要原因有两方面，一方面本设计的空间有限，拨码开关将增加夹层卡的厚度，限制了夹层卡的应用灵活性；另一方面本设计的应用环境并不需要频繁切换引导模式。所以采用图中的引导模式选择方法即节约空间又不至于让操作非常繁琐。比如在利用仿真调试时，焊接BOOT[4:1] 的上拉电阻R60 、R62 、R64 、R66 和BOOT[0] 、BOOT[7:5]的下拉电阻R56 、R57 、R58 、R67 即可。 图3.12 BOOT 模式选择电路原理图3.5 JTAG 接口及时钟电路设计3.5.1 JTAG 接口设计 JTAG Joint Test Action Group 是用于建立与DSP 连接的接口。IEEE1149.1 标准的JTAG 接口有三种引脚，分别为 14 引脚、20 引脚、60 引脚。TMS320C6748 提供标准的 14 引脚的JTAG 接口。一般情况下，如果仿真目标和的连接线长度不超过6 英寸，可以无缝连接仿真目标和；仿真目标和的连接线长度超过6 英寸，需要在传输路径中加上缓冲驱动器以保证电平的稳定，增加电路驱动能力。

本设计的JTAG 接口电路如图3.13 所示。本论文设计的板卡很小，JTAG 信号在电路板上的传输路径不足1 英寸，故没有必要添加缓冲驱动电路。EMU0 和EMU1 通过上拉电阻连接到Vcc 是为了保证信号上升时间小于10?s 。 3.3V EMU0 EMU0 3.3V EMU 1 EMU 1 Vcc TRST TRST DSP TMS TMS JTAG 接口 TDI TDI GND TDO TDO GND TCK TCK GND RTCK GND GND 图3.13 JTAG 接口电路 27 哈尔滨工程大学硕论文3.5.2 时钟产生电路 TMS320C6748 DSP 的工作时钟引脚为OSCIN、OSCOUT，本设计时候时钟源采用24M 无源晶振，电路很简单，电路图如图3.14 所示，将OSCIN、OSCOUT 引脚链接到晶振的两个引脚，再配以相应的电容即可。在本论文的应用环境中不需要 RTC 实时时钟 ，所以将RTC 的时钟源接地。 图3.14 时钟发生电路原理图3.6 硬件电路PCB 设计 随着芯片加工工艺的发展，系统运行频率也越来越高，在 PCB 设计过程中也出现了很多的问题，PCB 的叠层设计、布局、走线等等都将影响系统的运行情况。

在高速PCB 设计中，随着系统时钟频率的增高，信号的完整性问题对系统的影响越来越大。对于多高的频率才可以称得上高速电路，业内一直没有准确的说法，有一种说法是工作频率达到或超过 80MHz，且达到一定比例的电路工作在这个频率上，就可以称之为高速电路，PCB 设计就必须考虑信号的完整性问题。广义上讲，信号完整性主要研究 PCB线路的电气参数在受电路信号影响后产生的变化，以及这种变化对产品性能的影响的问 [31]题。主要变现在信号反射、振铃、电磁干扰辐射等问题上 。狭义地从根源上讲，信号完整性和电磁兼容性是同一个问题。TMS320C6748 内部时钟最高可以达到 456MHz ，mDDR 等其他一些接口也都工作在百兆级别的频率上，所以该系统的PCB 设计属于高速PCB 设计。DSP 和mDDR 存储器都采用FBGA 封装，要求走线宽度极小，布线难度较大。另外，整个模块有多种供电电压，电源的分布也成为问题。对于信号完整性的考量将贯穿在整个PCB 设计过程中。3.6.1 PCB 叠层设计 对于高速电路的多层板设计，信号层、电源层和地层的相对位置一般需要满足以下几点要求：（1）顶层和底层的下面应该设置为地平面，为元器件提供屏蔽层并且为该层的布线提供高频信号回路（2 ）信号层要尽可能不要远离地平面或电源层，尽量与之靠近（3 ）最好不要使两个信号层相邻（4 ）电源层要尽量与地层相邻（5 ）关键的敏感信号要尽量与地层相邻。

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