tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(22)

因为该信号的激活时期和CS 信号相同，所以在一般的时序上不显示该信号； 4.写使能信号EMA_WEn ，连接SDRAM 是，用于控制SDRAM 的写使能。连接异步存设备时，在异步写的选通阶段提供低电平。 除上述本设计关注的信号线外，EMIFA 异步存储器接口还包括地址线、信号线、异步等待信号EMA_WAIT 、位使能/禁止信号EMA_WE_DQM[x:0]n 等。其中EMA_WAIT用于扩展器件访问的触发时间，本文将EMA_WAIT 屏蔽，使异步接口工作于一般模式 （normal mode ）。 为更清晰地表示EMIFA 异步存储器接口各信号的时序关系，详细读写时序见图4.2 、图4.3[36] 。 34 第4 章 信号处理模块与FPGA 通信方案 图4.2 EMIFA 异步存储器接口读时序 图4.3 EMIFA 异步存储器接口写时序4.3.2 DSP 与FIFO 的接口逻辑 谈及系统通信方法的设计，不得不考虑的是数据的流向。本系统的基本数据流向大致为：第一，采集板的 FPGA 控制 A/D （模/数转换器）对模拟信号进行采集；第二，FPGA 对采集的数据进行预处理并将处理结果通过板间的接口发送给DSP ；第三，信号处理模块对接收的数据按照一定算法进行处理，并将处理结果发送回FPGA ；第四，FPGA将数据上传到计算机进行最后的处理。

本论文对板间通信的设计重点在于上述过程的第二点和第三点中谈到的数据传输，按照本文的设计思路，这种通信可以理解为DSP 通过接口对异步FIFO 的读写操作。参照EMIFA 异步接口的读写时序和异步FIFO 的控制信号，本文为实现对FIFO 的读写设计了一种组合逻辑，通过该接口，EMIFA 能够实现对FIFO 的操作。具体连接方法及接口见图4.4[37] . 35 哈尔滨工程大学硕论文 data[15:0] wrreq wrclk EMA_A_R/Wn rdreq rdreq ! CSxn+OEn wrfull FIFO1 rdclk FIFO2 EMA_OEn rdempty rdclk R/Wn q[15:0] half-full EMA_CS[5:2]n half-empty wrreq ! CSxn+ ! OEn C6748 DSP EMA_WEn wrreq rdreq wrclk ! WEn rdclk wrclk FIFO1 wrfull rdempty EMA_D[15:0] data[15:0] half-full GPIO_INT 1 wrfull half-empty rdempty q[15:0] GPIO_INT2 half-full FPGA GPIOx half-empty 图4.4 DSP 与FPGA 通信的结构 如上图所示，异步FIFO 的读请求信号为rdreq ，写请求信号为wrreq ，读写时钟分 [38] [39]别为rdclk 和wrclk ，下面结合系统数据流分别阐述读写过程 。

1.EMIFA 读FIFO 过程 第一，在FPGA 内部将采集到的波形数据写入FIFO ，写入过程主要通过控制wrreq ，wrclk 实现。当FIFO 被写满时，满标志位wrfull 被触发，写入操作停止； 第二，利用上述信号触发DSP 的外部中断，使DSP 进入中断，这一中断在DSP 内利用GPIO 实现； 第三，在中断程序内，利用 EMIFA 对相应的 CE 空间进行读操作，此时异步接口各信号线被触发，按照如图4.4 接口设计，rdreq ! CSxn+OEn ，rdclk R/Wn ，利用这种组合逻辑能够满足读FIFO 的触发条件。这样将数据读入DSP 存储空间相应缓存区内，直至读空，触发读空标志rdempty ； 第四，DSP 检测空标志位相应管脚，利用该标志结束中断程序，读取数据结束。此时FPGA 内部的写入操作开始，重复上述过程。 2.EMIFA 写FIFO 过程 第一，DSP 准备好待发送的数据，该数据是接收到的波形数据的处理结果，利用EMIFA 对相应CE 空间进行写操作，把要发送的数据写入FIFO ，按照如图4.4 接口设计，wrreq ! CSxn+ ! OEn ，wrclk ! WEn ，利用这种组合逻辑能够满足写FIFO 的触发条件。

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