tms320c6748_tms320c6748中文资料_tms320c6748 sata例程(16)

TMS320C6748 的DDR2/mDDR 存储器控制器提供的信号引脚被划分为以下五类，详见表3.3[27] 。 23 哈尔滨工程大学硕论文 表3.3 DDR2/mDDR 控制器信号线分组情况 分组名称 信号 时钟信号组 DDR_CLKP ,DDR_CLKN 地址/命令信号组 DDR_A[13:0],DDR_BA[2:0],DDR_WEn,DDR_CAS.DDR_RAS 控制信号组 DDR_CKE,DDR_CSn 数据信号组 DDR_D[15:0],DDR_DQM[1:0],DDR_DQS[1:0] 供电引脚 DDR_DVDD18,DDR_VREF 如图 3.10，为 DDR2/mDDR 控制器与 mDDR 内存芯片的硬件连接。由于mDDR 芯片的时钟信号是最高频率达150MHz 的差分时钟，在信号完整性设计中对这类信号要特别注意，因为这种差分的时钟信号非常敏感。按照 TI 官方的设计要求，差分时钟每根信号线的对地传输阻抗约为50 欧，所以本设计在电路板设计时，在DDR_CLKP与DDR_CLKN 时钟线上采用串联端接，每跟信号线的源端串接了一个50 欧姆（根据实际情况调整）的电阻作终端阻抗匹配，用来减弱或抵消信号的反射。

基于同样的原因，在数据线DDR_D[15:0]及DQS 、DQM 信号线上同样采用串联端接，电阻值为22 欧姆 （可调）。关于mDDR 接口电路PCB 的信号完整性问题，还有诸多应值得注意和讨论的问题，将在本章的最后介绍。 DDR_CKP CKP DDR_CKN CKN DSP DDR_CKE CKE MT46H64M 16LF DDR控制器 内存芯片 DDR_CSn CSn DDR_A [13:0] A[13:0] 1.8V DDR_ DVDD18 DDR_ BA [1:0] BA [1:0] DDR_WEn WEn DDR_ DQGAT E1 DDR_CASn CASn DDR_ RASn RASn DDR_ DQGAT E0 DDR_ D[15:0] D[15:0] VDD DDR_ DQS1 UDQS VDDQ 0.9V DDR_VREF DDR_ DQS0 LDQS 1.8V DDR_ZP DDR_ DQM1 UDM VSS 50 DDR_ DQM0 LDM VSSQ 图3.10 DDR2/mDDR 控制器与内存芯片的硬件连接3.4.2 SPI Flash 存储器设计 本设计中，在DSP 脱机运行时，用户代码需要在加电后通过BOOT 程序自动装载运行，这部分代码需要利用Flash 存储器来存储。

由于系统的通用性，Flash 也可用来做 24 第3 章 信号处理模块硬件电路设计 [28]小规模的数据存储 。 TMS320C6748 DSP 提供了用以扩展Flash 存储器的接口，包括EMIFA 接口和SPI总线接口。TMS320C6748 的EMIF 接口支持 16bit 的数据带宽，可以实现较为高速的数据传输，但并行Flash 的封装管脚多、体积大，将占用较大的PCB 面积，这不利于夹层卡小型化的设计初衷。而利用SPI 接口连接Flash 的好处有以下几点：首先SPI 总线的最大特点是其总线结构非常简单，容易实现对Flash 的读写；其次，SPI Flash 芯片的封装尺寸很小，并只有8 个管脚，方便PCB 的布局布线；最后，本文第四章将利用EMIFA接口实现系统的另一功能，这部分将在第四章做详细阐述。SPI 采用串行方式，与EMIF接口相比较主要缺点是速度相对较慢，但本设计对Flash 存储器的读写速度要求不高，最终选择SPI 总线扩展SPI Flash 作为Flash 存储器的方案。 本设计选用的SPI Flash 存储器型号为Numonyx 公司的M25P64 。该存储器的容量为64Mbit，最高可以运行在50MHz 的频率上，由于本系统对于Flash 的容量和速度要 [29]求都不高，M25P64 满足本系统设计要求 。

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