专家详细讲解：内存的工作原理和开发过程阅读后，重点总结和理解(2)

6、与正常的DRAM模式相比，该工作模式显然节省了很多时间，尤其是节省了3 RAS预充电时间和3 tRAC时间，从而进一步提高了效率。

与第四步不同，区别在于不需要重复激活RSA，因此以后只需要3个时钟。 6-3-3-3，其中6表示从初始状态Cycle读取第一组数据需要6个时钟，而读取其他三个数据仅需3个时钟周期即可达到目标。重要的是要指出，在上面的时序图中，我们没有在FPM DRAM执行第二，第三和第四数据输出之前标记新列地址选通的时间，而是从上面开始。可以看到Col.2与Data1和D2之间没有重叠，因此这三个数据的输出是一个接一个地完成的，因此最后一个数据传输完成到下一个列地址传输。两者之间略有延迟。

EDO DRAM（扩展数据输出DRAM：扩展数据输出DRAM）不再使用现代内存

EDO DRAN在输出数据时可以执行下一列地址选通。

以下使用EDO读取时序图来了解EDO DRAM读取数据的过程。

1、 RAS在完成最后一次读取操作后进入预充电状态。接收到读取数据的请求后，首先通过地址总线将行地址发送到地址引脚。在此期间，CAS仍处于预充电状态。

2、/ RAS引脚被激活，列地址开始通过行地址选通电路，并且行地址选择行地址，同时tRAC周期开始，因为这是读操作/ WE引脚尚未激活，因此内存知道它正在执行读操作而不是写操作。

3、当CAS仍在预充电时，将列地址发送到列地址选通电路以选择合适的地址。激活/ CAS后，tCAC周期开始。当tCAC结束时，要求读取的数据将通过数据引脚传输到数据总线。

4、从开始输出第一组数据开始，我们可以了解EDO和FPM之间的区别：在tCAC周期结束之前，CAS被停用和预充电，第二组列地址传输和门控也立即开始。在完成第一个数据的输出之前，下一组数据的tCAC周期开始-显然，这可以进一步节省时间。就在输出第二组数据之前，再次停用CAS，以准备第三组数据传输列地址...

5、这种设计使EDO存储器的性能比FPM的性能提高了约20-40％。

6、因为EDO比FPM快，所以它可以以更高的总线频率运行。如此多的EDO RAM可以以66MHz运行，通常标记为5-2-2-2。

SDRAM存储器的工作原理（不涉及硬件实现，只是简单的原理）

SIMM：我们需要在一个或多个存储库中放置多个芯片，以满足8bit，32bit或64bit数据总线的要求。最初的DRAM只有一个数据输入引脚和一个数据输出引脚。

DIMM：DRAM芯片开发中的引脚数量增加了，数据输入和输出引脚也更多了，因此4M * 8封装的DIMM可以相当于8个4M * 1的SIMM芯片，并且数量的筹码减少。

SDRAM可以在单个DIMM中实现多个存储体的存在，并在满足数据总线的前提下进一步提高数据总线的性能。

在前面讨论的DRAM读取模式下，当读取周期结束时，必须同时停用/ RAS和/ CAS，然后在进入下一个读取周期之前会有很短的预充电时间。但是在具有两个存储体的SDRAM模块中，一个存储体可以在另一存储体被预充​​电的同时被调用-因此，当您需要读取预充电存储体的数据时，无需等待。可以直接调用。为了实现此功能，SDRAM需要增加对多个存储体的管理，以便可以控制这些存储体以在需要时随时进行预充电和调用。具有两个存储体的这种SDRAM通常具有一个称为BA0的附加引脚，以实现两个存储体之间的选择。通常，BA0为低电平以指示选择了Bank0，而BA0为高电平Bank1。将被选中。

可以看出，尽管SDRAM在基本原理（例如基本存储结构）方面基本相同，但是整个存储体系结构的组织是不同的，并且存储单元的控制存在相当大的差异。因为异步DRAM与处理器和芯片的时钟无关，所以芯片组只能根据DRAM存储器的时序要求“被动”操作DRAM控制引脚。由于SDRAM与CPU和芯片组共享时钟，因此芯片组可以在每个时钟的上升沿主动发送引脚控制命令。

异步DRAM的读取过程：

异步DRAM不需要以与处理器相同的频率运行。它的定时信号控制，寻址和其他操作基本上是独立控制的，即由存储​​芯片本身控制。

1)行地址通过地址总线传输到地址引脚。

2) / RAS引脚被激活，列地址将被放入行地址选通电路（行地址锁存器：在本文的上半部分，我们将其翻译为行地址锁存器电路）。

3)行地址选择正确的行，并将其发送到检测放大器。 4)/ WE引脚目前未激活，因此DRAM知道它们没有写入。

5)列地址通过地址总线传输到地址引脚。

6)/ CAS引脚被激活，可以将列地址发送到列地址锁存器。

7)/ CAS引脚也用作输出使能信号（输出使能），因为一旦将/ CAS信号输入到读出放大器中，Dout引脚就会生效，因为在此位置已找到所需的数据时间。数据可以从内存传输到系统。

8)/ RAS和/ CAS引脚停止激活，等待下一个读取命令

在读取内存的过程中，我们需要考虑两种类型的延迟。

1.两次读取操作之间的延迟。因为DRAM的读取操作包括电容器的充电和放电以及传输信号的时间，所以两次读取操作之间至少有足够的时间。时间允许内存执行这些操作。两个同时读取之间的延迟包括RAS和/ CAS预充电延迟时间。在激活/ RAS后，必须给它足够的时间为下一次激活做准备。当读操作周期结束时，我们必须同时停用/ RAS和/ CAS引脚。实际上，在停用它们之后，必须等待预充电过程的结束，然后才能开始下一个操作（或读操作，写操作或刷新操作），如下图所示。

2.的内部延迟包括从/ RAS激活到出现数据总线的状态，从/ CAS激活到出现数据总线的数据，即tRAC（行访问时间）和tCAC（列访问时间），如下所示图（1)。

图（1) tRAC和tCAC

图（2) DRAM读写时序图

上面的图片（2)详细介绍了DRAM读取和写入数据的详细过程。

1)首先看上图的第一行。在预充电期间，行地址通过地址总线传输到地址引脚。在此期间，未激活RAS。在地址总线的第三行中，我们看到该数据处于此时间段内。在行地址总线上，CAS在此期间也处于预充电状态； <​​/ p>

2)仍然在上图的第一行，/ RAS引脚被激活（RAS活动，灰色部分），行地址将被放入行地址选通电路（如第三行所示）在此期间，CAS仍处于预充电状态；激活/ RAS时，将启动tRAC（行访问时间），如上图的数据总线的最后一行所示。

3)激活/ RAS后，行地址将选择正确的行并将其发送到检测放大器。

4)在此期间，/ WE引脚一直处于无效状态，因此DRAM知道它们未执行写操作-这种状态将一直持续到写操作开始为止。

5)列地址通过地址总线传输到地址引脚。

6)/ CAS引脚被激活（如上图第三行所示），可以将列地址发送到列地址锁存器。此时，tCAC（列地址访问时间）开始计数。

7)在/ CAS处于活动状态的时间段结束时，/ RAS停止激活-即，将这段时间找到的数据传输到数据总线以进行数据传输（如数据总线所示） ，在数据总线中在数据传输过程中，地址总线处于空闲状态，并且不接受新数据-当开始发送数据时，tRAC和tCAC都结束了。

8）在数据总线上进行数据传输期间，/ CAS引脚也被禁用-即，获得高电平，并且预充电周期开始。 RAS和CAS将同时处于预充电期间，直到下一次激活/ RAS进入下一个读取操作周期为止

SIMM和DIMM中有两种类型的延迟：访问时间和循环时间。

潜伏期很短，只有几纳秒。

访问时间：即tRAC和tCAC

周期时间：在两个读取周期之间，即从/ RAS停用到预充电结束以及从/ CAS停用到预充电结束的时间。

对于异步DRAM，访问时间为（行地址到达行地址引脚）到（数据传输到数据引脚的时间段）。存取时间为60纳秒的DIMM意味着当我们发出读取指令时，在获取数据命令后，将地址数据发送到地址引脚后，它将等待60纳米到达数据输出引脚。

循环时间为：第一次读取后，开始下一次操作的时间间隔。

我们通常所说的DRAM存储器的纳米数是指访问时间。访问时间越短，存储器的工作频率就越高。内存频率越高，意味着它可以适应具有更高外部频率的处理器。

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