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在该系统中，信号处理板以网络服务器的方式工作，上位机通过千兆以太网口与信号处理板连接。工作时，上位机与信号处理板间首先建立Socket连接，确立通信协议、本地协议地址、本地主机端口、远端主机地址和远端协议端口，连接建立后上位机以客户端的方式访问信号处理板，同时加载数据到信号处理板，然后上位机转为等待状态，等待信号处理板发送结果数据。

3 信号处理板DSP选型

该LPI雷达信号处理板采用的是TI公司基于Keystone构架的8核DSP——TMS320C6678[2]，该DSP兼顾高性能的定点和浮点运算能力，提供高达10 GHz的累积工作频率。

TMS320C6678集成了大量的片上记忆存储功能，除了为L1 SRAM提供32 KB的程序和数据缓存外，每个单核都配备有512 KB的专属内存，可以配置为映射内存或缓存。该设备还集成了4 096 KB的多核共享内存，可以作为共享L2 SRAM或共享L3 SRAM。为了快速访问外部存储器，该设备还提供了一个64位的DDR3外部存储器接口（运行在1600 MHz）。

TMS320C6678提供了强大的多核并行处理模式功能：主从模式（Master Slave）和数据流模式（Data Flow）[3]，为大数据流的处理和复杂算法的快速执行提供了平台。

主从模式：将核0作为主核，完成系统任务分割、资源配置和协调控制等功能，其他7个核在主核0的统一分配调度下可以在同一时刻执行各自相应的任务，当所有从核将任务结果返回给主核后才视为一次任务的顺利完成，系统工作结构简图如图3所示。

图3 主从模式

数据流模式：该模式下8个核所承担的任务具有明显的先后顺序，一个核的输出即是下一个核的输入，彼此之间的处理优先级呈递进关系，在不同处理时刻由不同的核完成相应的任务，只有最后一个核处理完毕后才标志本次任务的结束，系统工作结构简图如图4所示。

图4 数据流模式

并行处理模式的确定取决于DSP所承担任务的不同，在本信号处理板中DSP完成的主要工作如下：上位机加载数据包的解析、FPGA预处理后发来的数据流的接收、LPI雷达信号的检测、常规体制雷达信号的处理、未知信号的处理、处理结果数据融合和打包上传。上述工作，尤其是信号检测和处理结果的最终上报都有着明显的先后顺序性，因此，该DSP的并行处理模式选择为数据流模式，即将不同阶段DSP要完成的任务合理分配给8个核。

4 信号处理板FPGA选型

在信号处理板中，FPGA主要完成接收ADC的数据流，并实施参数测量和信号的通道划分，所以计算量不是很大，但对数据的高速存储要求较高，所以选择了xilinx公司采用高性能逻辑结构的Virtex6系列的XC6VLX130T[4]。该型FPGA具有128 000个逻辑单元，与上一代Virtex系列相比，功耗仅为其40%，且处理速度更快、性能稳定。

在数据缓存方面，设计了基于XC6VLX130T内部Block RAM的双口RAM，每组RAM采用深度为2行的Pixels存储方式。tms320c6678读写逻辑和接口模块之间在访问双口RAM时，采用高位地址“乒乓”的策略，通过访问“乒乓”FIFO标志寄存器的状态，顺序循环读写，这样可以保证每行Pixels稳定地读出[5]。当FIFO存满时向DSP发送数据搬移请求，防止由于数据溢出而造成信号的丢失。

5 信号处理板电路总体设计

LPI雷达信号处理板的电路设计框架图如图5所示，内部电路设计图6略——编者注。

图5 LPI雷达信号处理板电路设计框架图

（1） DSP

DSP主要负责LPI雷达信号的检测工作，其中与上位机的数据传输通过千兆以太网口实现[6]，同时上位机利用Blackhawk XDS560v2向DSP加载程序，通过在DSP片外加挂4片512 MB的DDR3内存来满足大量数据缓存的需求。

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