EDA万年历培训报告 doc

《EDA 技术及其使用》 班 级姓 名学 号指导老师年 月 日郑州信息科技职业学院10 级机器电子工程系- 1 - 目 录 一 设计要求 ....................................... 2 1.0 设计动机及意义 ................................. 2 1.1 设计要求 ....................................... 2 二 设计程序 ..................................... 2 2.0 原理框图 ....................................... 2 2.1 VHDL 设计逻辑 ................................... 3 三 VHDL 程序 ...................................... 3 3.0 60 进制计数器 ................................... 3 3.1 24 进制计数器 ................................... 5 3.2 天计数系统 ..................................... 6 3.3 月计数系统 ..................................... 7 3.4 年计数系统 ..................................... 9 3.5 调时控制系统 .................................. 11 3.6 显示切换系统 .................................. 12 四 心得体会 ...................................... 14 4.0 ................................................. 14 五 附录...........................................15 5.0 顶层文件 ...................................... 15- 2 - 一、设计动机及意义 1.0 设计动机及意义在掌握 EDA 理论常识的基础上进一步了解 EDA 开发插件 QuartusII 的应用掌握 VHDL 编程的技巧及原理学会并熟练掌握 PC 机与试验箱的连接下载及应用进一步改善自己的动手操作能力。

1.1 设计要求借助 QuartusII 编写流程在实验箱上实现万年历的 年月日 时分秒 的显示要求希望区分闰年与平年年月日时分秒可以自由调整并能随意切换能够清楚地辨认出年月日时分秒的显示状况。 二、设计程序 2.0 原理框图秒、分是 60 进制计数器时是 24 进制计数器日有月份分析天数月受年的影响由年分析出是润年还是闰年从而反馈给月决定详细天数。 2.1 VHDL 设计逻辑 分别编写 60 进制计数器和 24 进制计数器生成元器件供秒分和时使用编写年月日模块年系统要有一个反馈端口控制月月也要有一个反馈端口控制日最终编写调时系统和显示转换系统可以用键 4 和键 7 控制调时键 1 控制显示的转换用对应的 LED 等的亮灭来指出显示状况。 三、VHDL 程序 秒、分、时 日 月 年 调整控制 k4、k7 显示- 3 - 3.0 60 进制计数library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60 is port(clk:in std_logic; q1,q2:out std_logic_vector(3 downto ); cout:out std_logic); end cnt60; architecture one of cnt60 is signal q11,q22:std_logic_vector(3 downto ); begin process(clk) begin if clk'event and clk='1' thenq11<=q11+1; if q11=9 then q11<=(others=>'');q22<=q22+1; end if; if q22=5 and q11=9 thenq22<="0000";q11<="0000";cout<='1'; else cout<=''; end if; end if; end process; q1<=q11;q2<=q22; end; 3.1 24 进制计数器- 4 - library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt24 is port(clk:in std_logic; q1,q2:out std_logic_vector(3 downto ); cout:out std_logic); end cnt24; architecture one of cnt24 is signal q11,q22:std_logic_vector(3 downto ); begin process(clk) begin if clk'event and clk='1' thenq11<=q11+1; if q11=9 then q11<=(others=>'');q22<=q22+1; end if; if q22=2 and q11=3 thenq22<="0000";q11<="0000";cout<='1'; else cout<=''; end if; end if; end process; q1<=q11;q2<=q22; end;3.2 天计数系统- 5 - library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity tian is port(clk:in std_logic;ab:in std_logic_vector(1 downto );CQ1,CQ2:out std_logic_vector(3 downto );COUT:OUT std_logic); end entity tian; architecture art of tian is signal s1,s2:std_logic_vector(3 downto ); beginprocess(clk)beginIF clk'event AND clk='1' thenS1<=S1+1;IF S1=9 THENS1<="0000";S2<=S2+1;END IF;CASE AB ISwhen"00"=>IF S1<="0000";S2<="0000";COUT<='1';ELSE COUT<='';END IF;when"01"=>IF S1<="0000";S2<="0000";COUT<='1';ELSE COUT<='';END IF;when"10"=>IF S1<="0000";S2<="0000";COUT<='1';ELSE COUT<='';END IF;when"11"=>IF S1<="0000";S2<="0000";COUT<='1';ELSE COUT<='';END IF;WHEN OTHERS=>NULL;END CASE;END IF; CQ1<=S1;CQ2<=S2; S2=2 AND S1=8 THEN S2=2 AND S1=9 THEN S2=3 AND S1= THEN S2=3 AND S1=1 THEN- 6 - end process; END art; 3.3 月计数系统 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity yue is port(clk:in std_logic;ab:out std_logic_vector(1 downto );r: in std_logic;CQ1,CQ2:out std_logic_vector(3 downto );COUT:OUT std_logic); end entity YUE; architecture art of yue is signal s1,s2:std_logic_vector(3 downto ); beginprocess(clk)beginIF clk'event AND clk='1' thenS1<=S1+1;IF S1=9 THENS1<="0000";S2<=S2+1;END IF;IF s2=1 and s1=2 thens1<="0001";s2<="0000";COUT<='1';ELSE COUT<='';END IF;END IF;CASE s2&s1 iswhen"00000001"=>ab<="11";when"00000010"=>if r='' then ab<="00";else ab<="01";- 7 -end if;when"00000011"=>ab<="11";when"00000100"=>ab<="10";when"00000101"=>ab<="11";when"00000110"=>ab<="10";when"00000111"=>ab<="11";when"00001000"=>ab<="11";when"00001001"=>ab<="10";when"00010000"=>ab<="11";when"00010001"=>ab<="10";when"00010010"=>ab<="11";WHEN OTHERS=>NULL;END CASE; CQ1<=S1;CQ2<=S2; end process; END art; 3.4 年计数系统 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity year is port(clk:in std_logic; y1,y2:out std_logic_vector(3 downto ); runeda万年历程序下载,cout:out std_logic); end year; architecture one of year is signal q1,q2,q3:std_logic_vector(3 downto ); begin process(clk) begin if clk'event and clk='1' thenq1<=q1+1; if q1=9 then q1<=(others=>'');- 8 -end;end process; process(clk) begin if clk'event and clk='1' then q3<=q3+1; if q3=3 then q3<=(others=>''); run<='1'; else run <=''; end if; end if; y1<=q1;y2<=q2; end process;end if; if q2=9 and q1=9 then q2<="0000";q1<="0000";cout<='1'; else cout<=''; end if; end if; q2<=q2+1; 3.5 调时控制系统 library ieee; use ieee.std_logic_1164.all;- 9 - use ieee.std_logic_unsigned.all; entity TIAO is PORT(NHO,NLO,YO,TOO,HO,MO,SO,K2,K8 : IN STD_LOGIC;NHI,NLI,YI,TI,HI,MI,SI,L1,L2,L4,L5,L7,L8 : OUT STD_LOGIC); END ENTITY; ARCHITECTURE BEHAV OF TIAO IS SIGNAL ABC :STD_LOGIC_VECTOR(2 DOWNTO ); BEGIN PROCESS(ABC,K2) BEGINif k2'event and k2='1' then ABC<=ABC+1; END IF;IF ABC="110" THEN ABC<="000" ; END IF; CASE ABC IS WHEN"000"=> NHI<=NHO;NLI<=NLO;YI<=YO;TI<=TOO;HI<=HO;MI<=MO;SI<=SO;L1<='';L2<=''; L4<='';L5<='';L8<='';L7<=''; WHEN"001"=> NHI<='';NLI<='';YI<='';TI<='';HI<='';MI<='';SI<=K8;L4<='1';L1<='';L2<='';L5<=''; L8<='';L7<=''; WHEN"010"=> NHI<='';NLI<='';YI<='';TI<='';HI<='';MI<=K8;SI<='';L7<='1';L1<='';L2<='';L4<=''; L5<='';L8<=''; WHEN"011"=> NHI<='';NLI<='';YI<='';TI<='';HI<=K8;MI<='';SI<='';L2<='1';L1<='';L4<='';L5<=''; L8<='';L7<=''; WHEN"100"=> NHI<='';NLI<='';YI<='';TI<=K8;HI<='';MI<='';SI<='';L5<='1';L1<='';L2<='';L4<=''; L7<='';L8<=''; WHEN"101"=> NHI<='';NLI<='';YI<=K8;TI<='';HI<='';MI<='';SI<='';L8<='1';L1<='';L2<='';L4<=''; L5<='';L7<=''; WHEN OTHERS => NULL; END CASE; END PROCESS; END; 3.6 显示切换系统- 10 - library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is port(sl,sh,fl,fh,hleda万年历程序下载,hh,dl,dh,ml,mh,yl,yh,yl1,yh1:in std_logic_vector(3 downto ); k1:in std_logic; q1,q2,q3,q4,q5,q6,q7,q8:out std_logic_vector(3 downto ); L6,L3:out std_logic); end control; architecture one of control is signal w:std_logic_vector(1 downto ); begin process(k1) beginif k1'event and k1='1' then w<=w+1; if w=2 then w<="00"; end if;end if; case w is when"00"=>q6<=yh;q5<=yl;q4<=mh;q3<=ml;q2<=dh;q1<=dl;L6<='1';L3<=''; when"01"=>q6<=hh;q5<=hl;q4<=fh;q3<=fl;q2<=sh;q1<=sl;L6<='';L3<='1'; when others=>null; end case; end process;- 11 - end; 四、心得体会 4.0 通过本次万年历培训让我从中收获诸多感触也众多。

在培训这段时间里我对 EDA 有了更深的认知以后诸多不知道的东西实训中一大部分的难题都得到了解决比如说以前学 EDA 理论课程只明白在手机上敲程序然后仿真生成系统它能实现的系统在学生的解说下也明白只是它系统实现的方式是什么样的没法靠着想象力去猜测。做了培训后才理解它是通过试验箱上的系统和一些电阻来实现的。 平时我总是眼高手低不想去做一些实际的东西通过上次培训我理解了只有自己亲手做就会对每一个细节了如指掌即使在两边遇到一些小难题自己也希望有条理的找到错误寻找漏洞不至于不知道该从哪儿开始找错误。实训过程中切身体会到理论和实践的区别有很大老师在课时上讲时讲的很清楚听课也比较细心能听的懂学生讲的多少不过就以为自己真的懂了但在培训时当我们动手写流程时就出了难题各上层文件总是出现小错误使得上层文件万年历不能实现系统。万年历一路编来纵观是坎坎坷坷但各位都没有放弃项目的研发在做的过程中遇见难题时同学们都积极主动的找学生找男生帮忙解决难点使得整个培训希望顺利进行直至完成。 通过上次培训我并且在常识上得到多大程度的提升不过还让我意识到合作的重要性作为一个小组一个团队就要有合作思想彼此之间要有良好的沟通要及时提出自己的意见如此才能使整个小组的工作顺利的进展下去。

此次万年历培训我们是三个人作为一个团队在培训过程中有时候一个人在编写流程时出现一点很小的错误例如流程中少了一个分号如果少了一个字母就能使得整个流程编译不能通过而三个人在一起出现错误时一起去寻找总会有一个人及时发现错误的发现后及时纠正错误然后继续开展下面的工作。这样三个人互相协作共同努力各自发挥本身的劣势这样工作便能顺利的进行下去那么是一个人单独去完成在出现错误的时候自己要想发现错误便需要很长的时间才能发现 这样很浪费时间 浪费时间的结果就是直接加剧工作效率低。而在昔日的社会工作中许多股东公司都要求应聘者要有良好的团队合作思想工作时要有高效的工作效能。因此在上次培训中我也切身体会到了团队合作的重要性。 实训是对每位校长综合能力的检验是让我们希望更好的巩固常识积累工作经验掌握工作位移。通过上次培训让我深深的体悟到要想做好每一件事情除了自己平时要有一定的常识外还需要一定的实践动手能力操作能力说实话这次培训让我学到了诸多东西也理解了诸多大事。在此还要谢谢王老师耐心、认真的指导。谢谢王老师 五、附录- 12 - 5.0 顶层文件

本文来自电脑杂谈，转载请注明本文网址：
https://www.pc-fly.com/a/ruanjian/article-119424-1.html