高性能多核处理器申威1600.pdf

iphone x搭载了苹果全新设计的a11处理器，并嵌入内置的神经引擎，其比a10的高性能大核提升了25%的性能，比低能耗小核提升了70%的性能，并搭载第二代苹果性能控制器，使得多线程处理性能提升70%，同时，图形性能在比a10提升30%的情况下功耗降低了一半。amd的双核cpu跟现有单核cpu接口规格(管脚数)、功耗一样，因此从单核换成双核，不需要更换芯片组、主板、电源，只需要升级bios软件、拔下单核处理器插上双核处理器就行了，芯片组、主板、电源厂商不用投入新的研发成本，价格会按半导体市场的规律自然降低，用户现有的设备也可以通过升级cpu提升性能。优点7850k在amd的apu系列中属于旗舰产品了，如果你不需配独显，（因为有些人不需要独显，比如只是看看电影，玩玩普通网游）可以说这款cpu就太适合你了，有人提出amd四核+入门独显和intel+核显两种方案，而为什么我说选7850k这是最佳方案高性能计算机与多cpu，理由如下：第一种四核加入门独显方案性能肯定没问题，但是这样搭配的功耗将会显著提高，而且机箱里多出一个独显显卡风扇，噪音也会提高，所以两者性能相差不大得情况下选谁应该很明了了，而后者intel方案性价比会下降，如果买个i3自带hd4400，虽说一般应用对于gpu要求也能胜任，而且能耗很低，但hd4400和7850k的gpu那就落后不少了，因为我用的i5核显和amd的集成gpu对比过，差距确实明显，而且intel的i系列单cpu价格就快赶上7850k了再配入门独显显然不经济，所以，7850k集成了一个很强的gpu，甚至你可以通过提高内存频率来提升显卡性能，本身用了28nm工艺，发热与功耗减少，因此从经济角度和性能角度选amd是不错的选择。

高性能处理器的快速发展和广泛应用, 使其成为信息领域的核心元器件, 也与信息安全密切相关。 因此, 发展国产高性能处理器, 掌握其核心技术, 既能促进信息产业发展, 也有利于维护国家信息安全。“十五” 期间, 在国家 “863” 高新技术发展计划支持下, 国产高性能处理器研发实现零的突破, 研 制出 “龙芯” 、“众志” 、“申威” 等国产高性能处理器 。 “十一五” 期间, 在国家 “核高基” 重大科技 专项支持下, 国产高性能处理器发展步伐加快, 实现从单核到多核的跨越, 申威1600 处理器正是在这 样的大背景下完成研发, 并在 “863” 国产千万亿次超级计算机系统中全面应用, 实现了国产高性能计 算机研制的新突破。结构设计申威1600 处理器采用多核结构和片上系统 SoC(system on chip) 技术, 是国内首款 16 核高性能 通用处理器。申威1600 在单芯片中集成了 16 个对称的 64 位通用处理器核心、4 路 128 位存储控制 器和包括PCI-E(peripheral component interconnect express) 与以太网在内的标准I/O 接口, 并通过两 级交叉开关实现片上互连。

图1 为申威1600 的芯片结构, 图2 为申威1600 的核心结构。申威1600 处 理器的主要特点如下: 引用格式 胡向东 杨剑新 朱英 高性能多核处理器申威 中国科学 信息科学胡向东等 高性能多核处理器申威1 Gbps8×5 Gbps25 Mbps图 申威 处理器芯片The architecture of Shenwei-1600(1) 基于自主知识产权的 64 位 RISC 指令系统。 指令系统是处理器设计的基础, 申威1600 基于 64 位 Load/Store 型 RISC 指令架构而自主开发的多核指令系统, 支持 8 位、16 位、32 位和 64 位整数运算, 支持单精度和双精度浮点运算, 支持256 位单指令流多数据流 SIMD (single instruction multiple data) 整数和浮点向量运算, 指令系统扩展了访存、整数运算和浮点运算等 SIMD 向量指令, 并支持不对界存储访问。(2) 分布共享存储的多核结构。申威1600 采用分布共享存储的对称多核结构。 4 个核心和存储控 制器通过一级交叉开关互连, 构成对称共享存储的核组; 4 个核组以及由 PCI-E 接口、以太网接口和 维护接口组成的系统接口, 通过二级交叉开关互连, 构成分布共享存储的高性能处理器。

(3) 超级标量结构的处理器核。 申威1600 处理器核心为 2 译码 3 发射结构, 采用寄存器重命名、 乱序发射、乱序执行、转移预测与推测执行等技术, 核心内设置两级 Cache(高速缓冲存储器), 一级 Cache 为指令与数据分离, 容量各为 32 KB, 二级 Cache 为指令和数据共享, 容量为 256 KB, 并支持 多核心的Cache 一致性。(4) 集成存储器接口和I/O(Input/Output) 接口的SoC 芯片。申威1600 每个核组的存储控制器连 接128 位宽的DDR3 SDRAM(double-data-rate 3 synchronous dynamic random access memory) 存储器 接口, 支持216 GB 的DDR3 存储器, 支持最高 1200 Mbps 的数据传输率, 支持纠单错的ECC(error correcting code) 校验。 芯片内集成的系统接口包括PCI-E 2。0 标准接口、10/100/1000 Mbps 的以太网 接口和提供复位与初始化控制以及调试与测试支持的维护接口。性能设计高性能是申威1600 处理器的主要开发目标。

受半导体工艺条件的限制, 国产高性能处理器难以采 用世界上最先进的集成电路工艺。 要实现高性能, 必须将性能设计作为主要设计内容 。申威1600中国科学 信息科学 第 卷 第 期Instruction cache (32 KB)4 InstructionsInstruction unit128 bit2 Instructions1 InstructionInteger Float-pointexecution unit/SIMDunitunit64 bit256 bitData cache controller256 bitData cache (32 KB)L2 cache128 bitcontroller128 bitL2 Cache (256 KB)128 bit图申威 处理器核心The architecture of Shenwei-1600 processor core 处理器采用多层次并行技术提升性能, 采用多层次存储架构缓解 “存储器墙” 问题, 采用深度片上系统 技术实现计算, 访存和I/O 的平衡设计 。多层次并行申威1600 处理器只能采用相对较低的制造工艺, 难以通过高工作频率来满足性能要求, 必须在多 个层次上开发并行性来提升性能。

64位处理器 位数是以通用寄存器的位宽来区分,这个位数指的是cpu gprs(general-purpose registers,通用寄存器)的数据宽度为64位,64位指令集就是运行64位数据的指令,也就是说处理器一次可以运行64bit数据.64位的cpu,相比较32位的cpu来说,64位cpu最为明显的变化就是增加了8个64位的通用寄存器,内存寻址能力提高到64位,以及寄存器和指令指针升级到64位等. 64bit计算主要有两大优点:可以进行更大范围的整数运算:可以支持更大的内存.对于那些要。整数处理单元、高速指令cache 和数据cache 和64 位浮点。◎过去的p4，必须依赖浮点单元进行整数乘法运算，这不仅给浮点单元增加了负担，而且还需要把待处理的数据在浮点、整数单元之间相互传递，浪费处理器内部的数据传输带宽。

向量寄存器与一级数据Cache 之间的数据通路也为256 位, 可为短向量加速运算提 供匹配的存储访问带宽。指令级并行处理器中的指令级并行性主要是指通过流水线技术实现指令之间重叠处理, 通过超标量技术实现 指令之间并行处理, 通过乱序执行技术充分发挥指令并行处理器的效率。 申威1600 处理器核心在开发 数据级并行性基础上, 再通过挖掘指令级并行, 进一步提升核心性能。(1) 核心采用超标量结构, 实现并行译码、并行发射和并行执行。 核心内部实现2 条整数运算流水 线和 1 条浮点与SIMD 运算流水线, 设置 12 条目的整数发射队列和 10 条目的浮点发射队列, 实现每 个时钟周期可发射3 条指令。(2) 采取动态与静态相结合的转移预测机制, 通过 512 条目的转移目标缓冲 BTB(branch target buffer) 和 8 条目的返回地址堆栈 RAS(return address stack) 来对转移方向和转移目标指令地址进行 预测, 提高转移指令的预测成功率, 提高指令流水的效率。 每个BTB 条目通过2 位饱和计数器记录条 件转移指令的历史处理信息。

(3) 设置5 读4 写的71 条目的整数寄存器文件和4 读3 写的63 条目的浮点与向量寄存器文件, 实现寄存器重命名, 消除指令之间的寄存器 “反相关性” 和 “输出相关性” 冲突, 提高指令发射效率。(4) 采用乱序发射和乱序执行技术, 实现最多64 条指令的并行处理, 提高指令并行处理效率。(5) 采用短访存流水线和双端口数据Cache 存储器, 消除数据流Cache 访问和外部Cache 一致性 处理产生的访问冲突, 使得访存指令发射到命中数据Cache 的数据装填寄存器文件的操作延时仅为4 个周期。线程进程级并行提高工作频率是提升处理器性能的主要方式之一, 但由此带来处理器的功耗越来越高, 反过来制 约处理器频率的进一步提升。另一方面半导体工艺的发展使得处理器上可集成的晶体管数量不断增 加。 频率提升的限制和单芯片上集成度提升, 使得处理器进入多核时代,目前世界上主流高性能处理 器都无一例外采用多核架构。申威1600 处理器也同样采用多核技术, 实现线程/进程级并行, 来提升 处理器性能。申威1600 基于两级交叉开关结构实现片上互连网络, 将 16 个完全相同的处理器核心集成到单个 芯片中, 通过原子操作指令实现核心之间的同步互斥、快速核间中断机制和分布共享存储实现核心之 间快速通信, 从而可以实现 16 个线程/进程的并行处理。

同时申威1600 采用可伸缩的多核结构, 可实 现 116 核的动态可扩展, 增加并行的核心数量可提升运算性能, 减少并行的核心数量可提升单核心 的I/O 带宽、访存带宽和存储容量。多层次存储架构随着半导体工艺的发展, 高性能处理器中集成的核心数量越来越多, 使得运算性能不断提升, 而 存储器带宽的提升相对较慢, 产生越来越严重的 “存储器墙” 问题。 高性能处理器通常采用多层次存储 架构, 利用数据访问的时间局域性与空间局域性, 优化存储性能。申威1600 为16 核处理器, 针对 “存储器墙” 问题, 存储架构设计包括了寄存器文件、一级Cache、 二级 Cache 以及外部存储器4 个层次, 外部存储器又分成核组内集中共享存储器和全芯片的分布共中国科学 信息科学 第 卷 第 期表 申威 的存储层次The memory hierarchy of Shenwei-1600Size Bandwidth@1。1 GHz (GB/s)FeatureInteger register files 71 8 B445 read ports, 4 write ports Float-point/SIMD register files 63 32 B 140。

84 read ports, 3 write portsL1 instruction cache 32 KB17。62 way associativityL1 data cache32 KB35。22 ports, 4 way associativityL2 cache256 KB17。68 way associativity DDR memory of one core group 216 GB19。2128 bit-width, 1200 MbpsDDR memory of total chip 864 GB76。84 way 128 bit-width, 1200 Mbps 享存储器两级。 考虑到申威 1600 主要面向高性能计算应用, 每个核心设置了两级 Cache, 并配置高带 宽的外部存储器, 在芯片集成度有限的条件下, 没有配置大容量共享三级Cache。 表 1 为申威 1600 的 存储层次性能列表。各存储层次的特点如下:(1) 寄存器文件。 位于存储层次的最高层, 包括整数寄存器文件和浮点寄存器文件, 采用多端口设 计, 支持单周期访问和流水操作, 支持写数据旁路。

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