优化的解决方案：内存（DRAM）的工作原理和时序介绍

时间和相关概念

下面，我将序列分为两部分，仅出于引入分类的目的，而不是正式的分类方法。

第一个序列：CL-tRCD-tRP-tRAS-CR，这是我们经常说的五个主要序列。

第二个序列：（包括所有XMP序列）

在我谈论时间之前，我想让大家理解一些概念。存储器时钟信号是方波，并且当时钟信号上升和下降时，DDR存储器执行一次数据传输，因此存在两倍于传输速率的等效关系。例如，DDR3-1333的实际工作频率为666.7MHz，数据传输为每秒666.7 * 2 = 1333百万次，即1333MT / s，即1333MHz的等效频率。内存位宽为64位，因此其带宽为：1333MT / s * 64bit / 8（8位为一个字节）= 10667MB / s。所谓的时序是存储器的时钟周期的值。脉冲信号先上升后下降。这称为下一次上升之前的时钟周期。随着内存频率的增加，该周期将缩短。例如，CL9表示CL的操作时间为9个时钟周期。

此外，应澄清一些基本术语：

单元：粒子中的数据存储单元称为单元，它由一个电容器和一个N沟道MOSFET组成。

Bank：8bit内存粒子，一个粒子称为bank，4bit粒子，正负两个粒子一起称为bank。一块内存是64位的，如果是单面的，则有8个8位粒子；如果是双面的，则意味着两面是16个4位粒子，而不是ECC粒子。

等级：内存PCB一侧的所有粒子称为等级。当前，在无缓冲桌面内存上，一侧通常有8个粒子，因此单面内存为1级，8个存储体，而双面内存为2级。 ，有8家银行。银行和等级的定义是SPD信息的一部分，可以在AIDA64的SPD列中看到。

DIMM：是指可以传输64位数据的内存PCB，即内存颗粒的载体。包括ECC芯片在内的DIMM PCB最多可容纳18个芯片。

第一个序列

CAS延迟（CL）：CAS代表列地址选通，即列地址信号，它定义了将读取命令发送到从IO接口读出的数据之后的间隔时间。由于CAS在几乎所有的内存读取操作中都是有效的（除非要读取同一行地址中的连续数据，所以4位粒子直接读取3个地址，8位粒子直接读取7个地址，这时CAS不起作用），因此对内存读取性能的影响最大。如下图所示，蓝色的Read代表读取命令，绿色的正方形代表数据读取IO，间隔时间为CL。

了解了CL时钟周期值CAS，我们可以使用以下公式计算实际延迟时间tCAS：

tCAS（ns）=（CAS * 2000）/内存等效频率

例如，DDR3-1333 CL9内存的实际CAS延迟=（9 * 2000）/ 1333 = 13.50 ns

反之亦然，如果已知您的内存可以以7.5ns的延迟稳定运行，并且您想要DDR3-2000的频率，那么可以将CL值设置为8T（实际上是8ns ，大于7.5ns就足够了），如果您想使用DDR3-1600频率，则可以将CL值设置为6T（实际上为7.5ns）。

此公式可用于所有使用时钟周期表示延迟的内存时序。

说到这个公式，我想谈谈您对频率和时序的纠缠。首先，让我们回顾一下DDR到第三代的一些典型JEDEC规范，并根据上述公式计算其CL延迟时间：

DDR-：（3 * 2000）/ 400 = 15 ns

DDR2-800 6-6-6-18：（6 * 2000）/ 800 = 15 ns

DDR3-1333 9-9-9-24：忘了它是13.5 ns

让我们来看看每一代超频内存（平民级别的非世界记录）的最佳性能：

DDR1华邦BH-5 DDR-500 CL1.5：（1.5 * 2000）/ 500 = 6 ns

DDR2之前对其执行tRP。预充电时间。由于可以在发出行地址关闭命令之前读取和写入一个行中的多个行地址，因此，tRP对存储器性能的影响比CL和tRCD少。尽管随着多行地址激活和去激活信号频繁操作存储区，tRP的影响将增加，但其影响将通过存储区交织（存储区交织操作）和命令调度（命令调度）而减弱。交错的读写将交替使用不同的存储体进行读写，从而减少了对存储体的操作频率；命令分配是CPU对不同内存地址的多线程访问，这也减少了对存储体的频繁操作次数。例如，SNB CPU的内存控制器可以有效地重新分配读取和写入操作命令，以最大化行地址激活命中率（如果已激活的行地址被重复激活，即缺少RAS激活命令），因此，tRP对SNB平台的性能影响不大，放宽它可能有助于提高稳定性。下图显示将要激活的行地址开始预充电，激活之间的时间为tRP。

DRAM RAS活动时间（tRAS）：行地址被激活的时间。实际上，这是从激活到寻址到在对行地址进行预充电之后读取完成所经历的整个时间，这意味着tRCD + tCL。此操作不会经常发生，仅在空闲内存中创建新数据时使用。太小的tRAS值可能会导致数据丢失或不完整，而太宽的值会影响内存性能，尤其是当内存使用量增加时。因此通常为了稳定起见，我们可以设置tRAS≥tRTP+ tRCD + CL（tRTP不是tRP，将在第二个序列中介绍），尤其是在PCB不好或运行频率较高的情况下，使用几个更多循环。

DRAM命令模式（命令速率，CR）：第一个命令延迟，这就是我们通常所说的1T / 2T模式。它是指在选择存储体后，可以发出行地址激活命令的时间。 CR可能会对性能产生较大影响：如果CPU所需的数据位于内存的行地址中，则无需重复进行存储体选择，并且CR的影响非常小。但是，如果数据处于等级中，则当多个存储体需要同时激活行地址，或者需要同时激活不同等级中的不同存储体时，CR对性能的影响将会增加。但是，随着存储频率的增加，CR = 1T / 2T之间的时间差越短，其影响就越小。这是当我们看到DDR1、1T / 2T对性能有很大影响时，但对于DDR3而言，影响很小。但是为了最大化性能，我们尝试将CR设置为1T，但是如果有很多存储区，例如，当四个内存被填充时，将有32个存储区。组选择的随机性增加，并且第一命令时间1T可能不稳定。

因此，基本内存读取操作的时序和透视流程是将以上三个图片组合在一起：预充电-激活行地址并查找列地址-发送读取命令-读取数据，这些中间四个操作这三个延迟是tRP，tRCD和CL。我们经常说的序列是相反的。

第二个序列-XMP

DRAM CAS Write Latency（tWCL）：列地址写延迟，即DRAM的最小写操作时间，它对应于CL的读和写。通常，如果将其设置为与CL相同的值，则它是稳定的。由于必须在读取之前写入内存，因此可以说该值与CL一样重要。但通常BIOS中没有设置，它可能与CL绑定。

DRAM行循环时间（tRC）：行循环时间。定义同一存储体中两个行激活命令之间的最短时间，或完成一个存储体中一个行循环（行循环）的时间，即tRP + tRAS（预充电和激活的整个过程），则设置tRC它太紧，可能无法直接打开机器。通常，它可以稳定，只要它可以进入系统并添加一个或两个以上的周期即可。下图显示了tRC的时间。

DRAM行刷新周期时间（tRFC）：行地址刷新周期，它定义库中行地址刷新所需的时间。要重新考虑刷新的含义，因为在MOSFET关断后的一段时间后，单元中电容器的电荷会丢失，为了保持数据，需要每短时间对其进行充电。在这里再说一句话，英特尔平台和AMD平台对tRFC的含义不同。 AMD平台的tRFC是DRAM刷新延迟时间，单位为ns，通常有90/110/160/300的几个值可以调整，这意味着tRFC时钟周期将随着频率;而英特尔平台的单位直接是时钟周期，相反，延迟时间会随着频率的增加而减少。具有大容量的存储区将具有更多的行地址和单元，并且刷新时间将更长，因此tRFC也将更高。另外，如果tRFC太快，将导致数据错误；如果太慢，则将影响性能，但可以提高稳定性。

DRAM刷新间隔（tREFI）：内存刷新间隔，即内存刷新命令生效之前经过的时间。刷新间隔通常取决于存储粒子的密度。容量越大，需要刷新的频率就越高，并且tREFI值越低。此外，tREFI时间还将受存储器工作温度和存储器电压（Vdimm）的影响，因为温度越高，电容器泄漏越快。通常，在AMD主板的BIOS中，此值仅适用于3.9us和7.8us，而在SNB平台上，该值是按时钟周期计算的。例如，DDR3-1333下的默认值为5199T，它将转换为2000 / 1333x5199 = 7800ns，即7.8us。通常，在DRAM颗粒的规格中，当工作温度大于85度时使用3.9us。

DRAM RAS到RAS延迟（tRRD）：行地址之间的延迟定义了相同等级的不同存储体之间的两个连续激活命令之间的最短延迟。在DDR3时代，最小值通常为4T。它的功能类似于CR，但是当它大于CR时，会对性能产生更大的影响，因此可以最大程度地减少此时间。

DRAM写恢复时间（tWR）：内存写恢复时间，它定义从发出写命令（从写操作开始算起）到下一个预充电间隔（即tRP的先前操作）的时间。如果此时间设置得太短，则可能导致前一次写入完成之前的下一次预充电和寻址，并且前一次写入的数据将不完整，从而导致数据丢失。在第二个序列中，该周期也相对较长，DDR3-2000通常需要10-14个周期，甚至更高。

DRAM读取到预充电时间（tRTP）：类似于tWR，它定义了从读取命令到同一等级的内存的tRP的间隔时间，但是它将在读取完成并且行地址为关闭。在DDR3-2000下，单个128MB内存颗粒可以在4到6个时钟周期内运行。如果银行容量增加，则此时间可能会放宽。

DRAM四个活动窗口（tFAW）：它定义了同时发送同一级别中四个以上行激活命令的间隔，因此最小值不应小于tRRD的四倍。在DDR3上，tRRD的最小值为4T，因此tFAW的最小值为16T。该tFAW仅在同时激活一个级别中的四个以上存储体后才生效，因此，当内存不是很忙时，对性能的影响就不会很大。但是对于某些频繁读写内存的操作（例如SuperPI 32M），tFAW对性能的影响可能会增加。由于现在全内存的概率非常小，因此两个双面内存具有4级。通过交织，一次激活一个等级中的四个以上存储体的可能性应该不大，因此我们通常将其设置为tRRD的四倍应该不是问题。

DRAM读写延迟（tWTR）：内存读写延迟，它定义了内存写入命令与下一个读取命令之间的时间间隔，最小值为4T，类似于tRTP，提高了内存的频率或容量增加，该值需要增加。

结论

阅读以上内容后，我们对时间有了大致的了解。现在，我们应该能够知道在设置时间时要注意什么。例如，tFAW应该设置为tRRD的四倍，tRAS不能设置得太低，等等。同样，该内存用于辅助CPU超频。计时设置只是为了释放更多的内存用于超频。时间安排本身对性能几乎没有影响，随着频率的增加或存储体数量的增加，这种影响可能会进一步减小。具体来说，不同的内存粒子将具有不同的设置。请更加注意该站点上的粒子摘要和最新的内存粒子测试报告！

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