c语言对应汇编语句 从当初汇编、C语言入手，到如今接触FPGA开发已然十年，总结(3)

14.组合逻辑的注意事项

（1）避免组合逻辑反馈环路（容易毛刺、振荡、时序违规等）。

解决：A.牢记任何反馈回路必须包含寄存器;B.检查综合、实现报告的warning信息，发现反馈回路（combinaTIonal loops）后进行相应修改。

（2）替换延迟链。

解决：用倍频、分频或者同步计数器完成。

（3）替换异步脉冲产生单元（毛刺）。

解决：用同步时序设计脉冲电路。

（4）慎用锁存器。

解决方式：

A、使用完备的if…else语句;

B、检查设计中是否含有组合逻辑反馈环路;

C、对每个输入条件，设计输出操作，对case语句设置default 操作。特别是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作。

D、如果使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句。

小技巧：仔细检查综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中生成的latch。

15.时钟设计的注意事项

同步时序电路推荐的时钟设计方法：时钟经全局时钟输入引脚输入，通过FPGA内部专用的PLL或DLL进行分频/倍频、移相等调整与运算，然后经FPGA内部全局时钟布线资源驱动到达芯片内所有寄存器和其他模块的时钟输入端。

FPGA设计者的5项基本功：仿真、综合、时序分析、调试、验证。

对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：

1. 仿真：Modelsim， Quartus II（Simulator Tool）

2. 综合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

3. 时序：Quartus II （TImeQuest Timing Analyzer， Technology Map Viewer， Chip Planner）

4. 调试：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor）

5. 验证：Modelsim， Quartus II（Test Bench Template Writer）

掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。

对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。

练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助：

通过仿真，可以观察HDL语言在FPGA中的逻辑行为。

通过综合，可以观察HDL语言在FPGA中的物理实现形式。

通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。

对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。

1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。

2. 全面的仿真验证可以减少FPGA硬件调试的工作量。

3. 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。

FPGA 设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。

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