verilogreset_十进制计数器 verilog_74ls161十进制计数器(2)

类别：工控设备2011-07-27 09:37:05标签：

VHDL语言在FPGA/CPLD开发中的应用

或1时，个位进行10进制计数，当十位数为2时，个位进行4进制计数。如用电路图描述，则必须选择和调用若干门、触发器或宏单元，并需对所调用的器件进行合适的控制。而若采用VHDL语言对其功能进行描述，问题则显得非常简单。下面是用VHDL语言设计的24进制BCD码计数器count24模块∶ENTITY count24 ISEND counr24...

类别：数字信号处理2011-07-08 00:38:28标签：VHDL

电子类常见笔试试题

一段代码，实现10进制计数器。（未知）67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）69、描述一个交通信号灯的设计。（仕兰微电子）70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬...

类别：电子百科2011-06-12 14:11:55标签：常见

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FPGA的分频问题的求助

。时钟频率由外部clk0产生50MHZ的晶振，从CLK0输入到CPLD芯片内部，但现在我有点不知道怎么把50HMZ的频率，每次都二分频，给到不同的地址上去，百度过，想到用二分频的方法，由于小弟对FPGA不很会用，只是在学校学习过VHDL语言，有些语法还不太会用。请大神们指点一下。下面是我预先写的一个程序，在处理地址上的不同频率，还不太对。望指点一下感激不尽。module VDEE5M40VS...

752次浏览2015-03-05FPGA/CPLD

设计一个家居防盗的程序

。密码器的密码可以设置成任意位，这里设为6位，为“654321”。它的输入有三个，分别为s2、s1、s0，由计数器选择模块提供；输出有为4位的2进制密码。3、VHDL设计密码预置输出模块的VHDL程序为mux4_model.vhd。4.2.5 编码模块设计(黑体小四，1.5倍行距，段前0.5行)1、输入输出信号定义 图2-10 密码预置输出模块图密码预置输出模块的模块图...

1555次浏览2012-09-05【51单片机】标签：防盗程序

FPGA大公司面试笔试数电部分，看看你会多少

进制计数器设计只需将counter_out和sig_counter改为4位就行;49：你所知道的可编程逻辑器件有哪些？ PAL,PLD,CPLD,FPGA50：用VERILOG或VHDL写一段代码,实现消除一个glitch？将传输过来的信号经过两级触发器就可以消除毛刺。（这是我...

2587次浏览2012-01-19FPGA/CPLD标签：

你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！

422289次浏览2010-11-29FPGA/CPLD标签：

各大著名公司最新电子工程师-面试题(1)

?? --------?? --------?? AJMP LOOP113、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？14、请用HDL描述四位的全加法器、5分频电路。15、简述FPGA等可编程逻辑器件设计流程。16、同步电路和异步电路的区别是什么？17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。18...

2137次浏览2010-04-14模拟电子标签：

转贴：电子企业招聘试题

;= 0;elseq <= d;endmodule65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA...

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