verilogreset_十进制计数器 verilog_74ls161十进制计数器

针对微控制器应用的采用FPGA的嵌入式应用

。[page]导航系统采用微控制器调整系统的图像显示器，根据微控制器的输入提高或降低分辨率。图3中的设计展示了一个片上系统的实现，包括微控制器、总线和几种外设功能，以及用于显示寄存器文档、暂存存储器、调用栈、程序计数器、标记和跟踪列表的硬件跟踪调试器。同时还支持微控制器的单步、多步和断点功能。片上系统的例子可用来说明设计工具流程和...

类别：嵌入式系统2015-04-13 11:44:07标签：

VHDL的QPSK调制解调技术系统的设计与仿真

号为高电平时开始解调信号，输出结果(y)为0010 11 00 01 10 11 10 00 00 00 10，仿真结果如图3所示。4 结束语本文基于VHDL方式实现了QPSK数字调制解调电路的设计，通过QuartusII软件建模对程序进行仿真，并通过引脚锁定，下载到FPGA芯片EP1K30TC144—3中，软件仿真和硬件验证结果表明了该设计的正确性和可行性，对比传统的电路设计...

类别：电源设计2014-02-19 19:40:41标签：

基于FPGA和8051单片机IP核的频率计的设计与实现

同步四进制加法计数器，如图6所示。它的时钟输入端CLK与计数器输出端OVERFLOW（溢出）连接，在溢出信号作用下，量程转换电路输出端S1、S0依次输出00、01、10和11 4个编码，实现自动换挡。计数器控制模块：门控信号启动（上升沿）后，在被测信号的上升沿启动计数允许模块，允许计数器计数；门控信号关闭（下降沿）后，在被测信号的下一个上升沿关闭计数允许模块...

类别：51单片机2014-02-17 10:33:03标签：

VHDL语言在FPGA／CPLD开发中的应用

十位数为0或1时，个位进行10进制计数，当十位数为2时，个位进行4进制计数。如用电路图描述，则必须选择和调用若干门、触发器或宏单元，并需对所调用的器件进行合适的控制。而若采用VHDL语言对其功能进行描述，问题则显得非常简单。 下面是用VHDL语言设计的24进制BCD码计数器count24模块∶ENTITY count24 ISEND counr24—arc...

类别：嵌入式系统2011-10-25 12:32:33标签：

基于CPLD／PPGA的计费系统

模块(以下简称FP)封装见图4。2．2 计程模块计程模块是一个模为10、步长为1的加法计数器。该模块可以预制参数，使其实际计数值大于预制数值后，每500米送出一个脉冲，并将计数值送译码动态扫描模块进行显示。预制参数采用非压缩BCD码，所以在计数器设计时必须将二进制1010至1111六个状态跳过去。在VHDL程序中，用IF语句来实现。if km(3 downto 0)＝“1001...

类别：汽车电子2011-10-17 10:29:33标签：

低频数字相位(频率)测量的CPLD实现

[0..7]，分别读取测频、测相计数器的19位数据，并进行相应的计算。计算中首先调用频率计算子程序，计算出相应的频率，然后再调用相位计算子程序，计算出相应的相位，再调用进制转换程序，将16进制的数转换成10进制，最后调用显示子程需，在8位数码管中显示出测量的频率、相位值。由于篇幅关系，此处不再详述具体程序和显示部分的设计。4 结束语由单片机晶振产生的6M信号，经过一个与非门整形为...

类别：2011-08-12 12:43:58标签：

基于CPLD／PPGA的计费系统

，输出一低电平信号。车型调整模块(以下简称FP)封装见图4。2．2 计程模块计程模块是一个模为10、步长为1的加法计数器。该模块可以预制参数，使其实际计数值大于预制数值后，每500米送出一个脉冲，并将计数值送译码动态扫描模块进行显示。预制参数采用非压缩BCD码，所以在计数器设计时必须将二进制1010至1111六个状态跳过去。在VHDL程序中，用IF语句来实现。if km(3...

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