基于FPGA的通用数控分频器的设计与实现

本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上，通过将VHDL文本输入和原理图输入相结合，编程给出了仿真结果. 最后，通过对各种分频的分析和层次化设计思想的运用，对基于FPGA的通用数控分频器进行了全面设计. 通过调整可控端口，可以实现不同倍频和占空比的分频.

本文引用地址:

1. 简介

分频器是数字系统中非常重要的模块之一，并且广泛用于各种控制电路中. 实际上，设计人员通常需要通过分频技术传递标准频率源，以满足不同的需求. 常见的分频形式是: 偶数分频，奇数分频，半整数分频​​，分数分频和分数分频. 在某些严格的情况下，还有占空比要求. 不等占空比的偶数分频器和奇数分频器更易于实现，但要实现占空比为50％的半整数分频​​器和奇数分频器则更加困难.

本文首先介绍了各种分频器的实现原理，并结合VHDL硬件描述语言对其进行了仿真. 最后，提出了一种可控的通用分频器设计方法，可以实现任意分频. 资源消耗低，具有可编程优势.

2. 偶数分频器

偶数分频器相对简单，即使用计数器对需要分频的原始时钟信号进行计数.

例如: 除以M = 2N（N为自然数），当计数值为0〜k-1时，输出高电平；当计数值为k-1〜2N-1时，输出低电平同时，计数值被复位，因此该周期可以实现任何占空比的偶数分频，其中M和k为预设数，并且可以根据分频倍数和占空比的要求进行设置. 如图1所示，当k = N时，可以实现占空比为50％的偶数分频.

图1占空比为50％的4分频仿真结果

3. 奇数分频器

具有任意占空比的奇数占空比分频器的实现类似于偶数分频器的原理. 但是8位数控分频器的设计，采用上述相同方法无法实现占空比为50％的奇数分频.

这是一种常见的实现方法.

实现原理: 使用两个不同的边缘触发器（一个在上升沿，一个在下降沿）. 细节在于实现1/2个原始时钟周期的时差.

如图2所示8位数控分频器的设计，当执行M = 2N + 1频分时，k1是在clk的上升沿变化的信号，计数周期为M. 当计数器值为0〜N时，k1保留低，当计数值为N + 1〜2N时，k1保持高.

图2占空比为50％的5分频仿真结果

fpga相关文章: 什么是fpga

有关分频器的文章: 分频器原理

本文来自电脑杂谈，转载请注明本文网址：
http://www.pc-fly.com/a/dianqi/article-237011-1.html