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2.2 CPLD译码VHDL程序设计

目前DSP系统主频越来越高，运算速度越来越快，利用小规模逻辑器件译码的方式已不能满足DSP系统性能的需求。CPLD器件以其严格的时序、快速的译码、良好的可编程性成为DSP系统必不可少的部件之一。

本文利用CPLD的快速逻辑译码功能，模拟了一个FPR寄存器来控制Flash的高位地址线。VHDL语言源程序如下（篇幅有限，这里省略实体端口声明及中间信号定义）：

begin

fce <=ce1；

foe <=aoe；

fwe <=awe；

h_addr <=a13；

l_addr <=a3&a2&a1；

datain <=d5&d4&d3&d2&d1&d0；

facs <=′1′ when h_addr=′1′

and ce2=′0′ and l_addr='000'

else ′0′； --CE2 0x400000

FPR：process(facs，awe，reset)

begin

if reset=′0′ then

fa<=″000000″；

else if reset=′1′ then

if awe′event and awe=′1′ then

if facs=′1′ then

fa<=datain(5 downto 0)；

end if；

end if；

end if；

end process；

dataout<=fa when aoe=′0′ and facs=′1′

else ″ZZZZZZ″；

d5 <=dataout(5)；

d4 <=dataout(4)；

d3 <=dataout(3)；

d2 <=dataout(2)；

d1 <=dataout(1)；

d0 <=dataout(0)；

fa18 <=fa(18)；

fa17 <=fa(17)；

fa16 <=fa(16)；

fa15 <=fa(15)；

fa14 <=fa(14)；

fa13 <=fa(13)；

end behaviour；

由上述VHDL程序可知，FPR寄存器被映射到了CE2空间的0x401000地址。其中引入A13及A[3:1]地址线的目的是为了便于以后的功能扩展，映射出更多的寄存器，如LCD控制寄存器、UART控制寄存器等。

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