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14. 字母值

在Verilog中，当指定或赋值字母值的时候存在一些限制。而SystemVerilog则为字母值如何指定作了下面的增强：

l一个字母值的所有位均可以使用`0、`1、`z或`x作相同的填充。这就允许填充一个任意宽度的向量，而无需显式地指定向量的宽度，例如：

l一个字符串可以赋值成一个字符数组，象C语言一样加入一个空结束符。如果尺寸不同，它象C中一样进行左调整，例如：

l加入了几个特殊的串字符：

v：垂直TAB

f：换页

a：响铃

x02：用十六进制数来表示一个ASCII字符

l数组可以使用类似于C初始化的语法赋值成字符值，但它还允许复制操作符。括号的嵌套必须精确地匹配数组的维数（这一点与C不同），例如：

15. 强制类型转换

Verilog不能将一个值强制转换成不同的数据类型。SystemVerilog通过使用<type>’操作符提供了数据类型的强制转换功能。这种强制转换可以转换成任意类型，包括用户定义的类型。例如：

一个值还可以通过在强制转换操作符前指定一个10进制数来转换成不同的向量宽度，例如：

也可以将结果转换成有符号值，例如：

16. 操作符

Verilog没有C语言的递增（++）和递减（--）操作符。而SystemVerilog加入了几个新的操作符：

l++和--：递增和递减操作符；

l+=、-=、*=、/=、%=、&=、^=、|=、<<=、>>=、<<<=和>>>=赋值操作符；

17. 唯一性和优先级决定语句

在Verilog中，如果没有遵循严格的编码风格，它的if-else和case语句会在RTL仿真和RTL综合间具有不一致的结果。如果没有正确使用full_case和parallel_case综合指令还会引起一些其它的错误。

SystemVerilog能够显式地指明什么时候一条决定语句的分支是唯一的，或者什么时候需要计算优先级。我们可以在if或case关键字之前使用unique或requires关键字。这些关键字可以向、综合编译器、以及其它工具指示我们期望的硬件类型。工具使用这些信息来检查if或case语句是否正确建模了期望的逻辑。例如，如果使用unique限定了一个决定语句，那么在不希望的case值出现的时候就能够发布一个警告信息。

18. 底部检测的循环

Verilog包含for、while和repeat循环，这几个循环都是在循环的起始处检测循环条件。SystemVerilog加入了一个do-while循环，这种循环在执行语句的结尾处检测循环条件。

19. 跳转语句

在语句的执行过程中，C语言提供了几种方式来跳转到新的语句，包括：return、break、continue和goto。在Verilog中除了通过使用disable语句跳转到语句组的尾部外，没有提供任何其它跳转语句。使用disable语句执行中止和继续功能要求加入块的名字，并且会产生不直观的代码。SystemVerilog加入了C语言的break和continue关键字，这两个关键字不要求使用块名字。另外，SystemVerilog还加入了一个return关键字，它可以用来在任何执行点上退出一个任务或函数。

lbreak：退出一个循环，与C语言相同；

lcontinue：跳转到一个循环的尾部，与C语言相同；

lreturn表达式：退出一个函数；

lreturn：退出一个任务或void类型的函数。

SystemVerilog没有包含C语言中的goto语句。

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