数字电路中等占空比分频器的实现

Q2为半整数4.5分频输出。半整数分频器的特征是:当2分频器输出Q 由0变1或由1变0的外输入时钟(CP)周期里,模N 计数器的状况变化了2次,从而使本来应该N 个CP 才能完成的计数循环增加了0.5个CP,使模N 计数器变成了模(N -0.5)计数器,

得到半整数输出。

图2 22进制计数器

由图3可知,CLK B=CP ⊕Q ,当Q =0时,CLKB =CP;当CP=1时,CLK B =CP ⊕1=CP 。当5进制计数器的状态从000,001,010,011到100时,Q D 由0变为1使Q=1,从而使CP=CP,致使第4个CP 脉冲的上升沿使5进制计数器状态由100变为000。也就是说,在第4个脉冲过后5进制计数器的状况差异了2次,从而形成4.5分频电路,即T Q n =4.5T CP 。而在Q 端,T Q =9T CP ,且突显对称输出波形,即在Q 端获取了等占空比的9分频输

出。

图3 等占空比44分频器的逻辑连接图

图4为图3

电路的仿真输出。

图4 电路仿真结果

3 用VHDL 实现等占空比分频器

模N 计数器可以用集成计数器构成,但当N 比较大时,会觉得连接非常麻烦。而运用VH DL 硬件描述语言,可实现任意模N 计数器,不仅便于,而且品质稳定。以模5计数器为例给出其V HDL 描述代码。

L IBRA RY ieee;

U SE ieee.std log ic 1164.a ll;ENT IT Y counter 5IS

PO RT (clk,R d:IN ST D L O GIC;

q:OU T IN T EGER RA N GE 0T O 4);END co unter5;

A RCHIT ECT U RE a OF co unter5IS

SIGN A L temp:IN T EGER RA N GE 0T O 4;BEG IN

PR OCESS (clk数字电路设计分频器,R d) BEG IN

IF R d =c 0c T H EN temp

temp

EN D PRO CESS; q

图5为上述V HDL 描述的模5

计数器的仿真输出。

图5 模5计数器码仿真输出

任意模N 计数器与模5计数器的表述结构完全相等,所不同的仅是计数器的状况数。利用模N 计数器的VH DL 描述代码在可编程逻辑器件中可以产生模N 计数电路,之后,用原理图输入方法将模N 计数器、异或门、2分频电路联接起来,便可推动半整数(N -0.5)分频器和等占空比输出(2N -1)分频器。

4 结 语

本文主要探讨了等占空比分频器的设计。对于偶数分频器,只需将集成计数器合理地级连就可以构成;对于奇数分频器,则需构造一个半整数分频器,才能完成设计。实际上,在等占空比分频器的设计中数字电路设计分频器,可以同时取得非等占空比的分频器。例如,在图2的10分频器中,Q 4端可获得占空比为1B 4的5分频输出,Q3端可获得占空比为

2B 3的5分频输出。在使用中可按照实际状况选取输出。

参 考 文 献

[1]钱聪.电子线路分析与设计[M ].西安:陕西人民出版

社,2000.

[2]侯伯亨,顾新.V HDL 语言与数字电路设计[M ].西安:西安

电子科技大学出版社,1998.

作者简介 邓玉元 女,1964年出生,湖南益阳人,副教授。主要从事数字电子科技教学工作。

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元器件与应用邓玉元等:数字电路中等占空比分频器的实现

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