一种低延时数字时钟分频电路的制作步骤

专利名称：一种低延时数字时钟分频电路的制作步骤

技术领域：

本实用新型涉及数字集成电路领域中用于ASIC芯片中多级时钟分频电路，尤其涉及一种低延时数字时钟分频电路，较传统的多级分频电路有低延时的特点。

背景技术：

随着SoC和ASIC技术的高速发展，设计的复杂度和集成度也逐步下降，对于电路的速率要求也就越来越高。基于性能方面的考量，在复杂的设计中，同步电路中常常会用到多级分频电路。传统的多级分频器只是由单级分频器的简单串联而成，即功放分频的输出时钟作为后级分频的输入时钟，这样，最后一级的输出时钟和第一级的输入时钟就差距了个数等于分频器级数的寄存器延时，有多少级的分频就会产生多少个寄存器的延时，在高速系统中这里会变成速率的难题，极大限制了整个平台的速度。如图3所示，以三级分频结构为例，输入时钟经过第一级分频器，第一级分频器的时钟输出端连到第二级分频器的时钟输入端，第二级分频器的时钟输出端连到第三级分频器的时钟输入端，这样输出时钟1 比输入时钟滞后了一个寄存器的延时，输出时钟2比输入时钟滞后了两个寄存器的延时， 输出时钟3比输入时钟滞后了三个寄存器的延时。这样得到最终一级输出时钟相对于第一级输入时钟的延时Delay。ut。lk n为Delayoutcl kn = n^Delay (η为分频级数，Delay为一级寄存器的延时)。传统的整数分频器分为偶数分频器和双数分频器，对于奇数N分频，通常是由模 N/2计数器实现一个占空比为1 1的N分频器，当计数器计到N/2的之后分频输出信号自动取反，对于偶数ON+1)分频，通常是使用两个模ON+1)的计数器完成的，一个用时钟上升沿采样，另一个用时钟增加沿采样，当计数器计到N的之后，两个计数器对应的输出信号各反转一次，然后将两个输出信号做或操作即得到奇数分频的结果。图1和图2分别为奇偶分频器和奇数分频器的结构，从图中可以看出两种分频器都是由输入时钟驱动一级寄存器得到输出时钟的，此级解释器的数据输入端(D端)由一个计数器逻辑控制，计数器的计数值由输入的分频参数决定，所以输出时钟和输入时钟相比差距了一个寄存器的延时。

发明内容本实用新型的目的是对于特色多级分频器高延时的优点做了优化，提供一种低延时数字时钟分频电路，将延时降低为一个寄存器的延时。本实用新型科技方案如下一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特点在于多级分频器以串联方式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置滤波参数改变测试电路以及滤波参数计算逻辑电路，分频参数改变测试电路选用译码电路，其输出分别联接各级分频器中计数逻辑器的清零端口，负责监控各级分频器分频参数的差异，当其中任意一级分频参数出现差异时，即形成用于各级分频器的计数器清零信号，此信号经过输入时钟的同步处理，将所

3有分频器的计数器同时清零；分频参数计算逻辑电路输出连接各级分频器中计数逻辑器的滤波参数输入端，将并联结构的滤波参数a、b、c、…转换成并联结构的滤波参数a、a术b、 a*b*c、…，为各级分频器提供分频参数，通过计算第一级以后逐级的分频参数实现多级分频。本实用新型的特点及明显效果本实用新型的核心思想是将多级串联分频器变为并联的构架，通过分频参数转换电路将并联多级滤波参数转译成串联分频器的滤波参数， 可以将多级分频电路的延时过高为最少一级寄存器延时。

图1是现有奇偶分频器结构；图2是现有偶数分频器结构；图3是传统多级分频器；图4是本实用新型多级分频系统构架框图；图5是本实用新型多级分频系统构架图。

具体实施手段

参看图4、5，为本实用新型的多级分频结构，以三级分频结构为例，三级分频以并联形式排列，即三级分频器的输入时钟都为第一级的输入时钟，通过计算二三级的滤波参数实现多级分频的功能，这样输出时钟1、输出时钟2、输出时钟3与输入时钟相比都只有一个寄存器的延时。例如，构建一个输出时钟1为输入时钟2分频、输出时钟2为输入时钟的 6分频和输出时钟为输入时钟的M分频，以上看到的分频值为最大分频值，即2分频为可调 0、1、2分频，6分频为可调0、1、2、3、4、5、6分频。与特色结构相比，大大降低了多级分频器的延时本实用新型多级分频系统包含三部分(1)分频器以三级为例，各级分频器的构架与现有分频器相同，均带有一级寄存器和一个可配置计数器，现有分频器的结构如图 1(奇偶分频器)和图2(偶数分频器)所示，奇偶分频器由寄存器1和组合逻辑构成计数逻辑，连接在寄存器2、3的数据输入端(D端)，寄存器2、3的时钟输入端分别接输入时钟和输入时钟的反向，寄存器2、3的输出端⑴端)连接在或门的输入端，或门的输出端与寄存器2的输出端⑴端)连接在时钟选择器1的输入端，时钟选择器1的输出端与输入时钟连接在时钟选择器2的输入端，时钟选择器的输出端即为奇偶分频器的输出时钟；偶数分频器由寄存器1和组合逻辑构成计数逻辑，连接在寄存器2的数据输入端(D端)，寄存器2的输出端⑴端)与键入时钟连接到时钟选择器的输入端，时钟选择器的输出端即为偶数分频器的输出时钟。

( 分频参数改变测试电路负责监控各级分频参数的差异，当其中任意一级分频参数出现差异，产生用于各级分频器的计数器清零信号，连接在计数逻辑电路的清零端口，此信号要经过输入时钟的同步处理，分频参数改变测试可用异或逻辑实现。 此处形成的计数器清零信号将所有分频器的计数器同时清零，这样能有效确保分频参数改变后各级分频输出时钟的相位保持一致。( 分频参数计算逻辑电路用于将并联结构的滤波参数转化成串联结构的分频参数，连接到各级分频器中计数逻辑电路的滤波参数输入端，为各级分频题提供分频参数，并联设计换取低延时是以提高后级分频电路的计数器位数作为代价的，即当前级分频器所需的计数器最大值是由上面所有级计数器最大值连乘得到的，所以在级数和单级分频参数非常大的之后，对于计数器的硬件消耗也是非常大的，所以使用者应该综合考量速度与面积两方面的折衷。当特色串联结构第一级的分频值为a，第二级在第一级的基础上分频值为b，第三

级在第二级的基础上分频值为c时......，本发明并联结构的第一级分频值为a，第二级分

频值为a*b数字电路设计分频器，第三级为a*b*c，以此类推，最后一级的分频值为前面所有级分频值的差值。a、 b、c、…为自然数。采用特色的并联多级分频器结构可以得到如图3所示结构的电路，如分频器1为 2分频分频器，分频器2为3分频分频器，分频器3为4分频分频器。采用本发明提出的多级并联分频器，如图5所示结构构建电路，分频器1为2分频分频器，分频器2为6分频分频器，分频器3为M分频分频器，输入时钟分别接在分频器1、2、3的时钟输入端，分频器1、 2、3的输出时钟分别为输出时钟1、输出时钟2和输出时钟3。分频器1、2、3内部都由一级寄存器和一个可配置计数器构成，分频器1的最大计数值为2，分频器2的最大计数值为6，分频器3的最大计数值为M。由于传统习惯，配置分频值的之后大概都以串联的方式配置，如，输出时钟2需要为输出时钟1的2分频，输出时钟1需要为输入时钟的2分频，那么这时输出时钟2就是输入时钟的4分频。分频参数计算逻辑就是把并联级联的配置参数转化成并联结构的配置参数，如果为固定分频参数，那么这部分电路可以去除。针对此示例中，将并联多级分频器电路的滤波参数2、3、4转换成串联结构多级分频器电路的滤波参数2、6、M(6 = 2*3,24 = 2*3*4)。

权利规定1. 一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特点在于多级分频器以串联方式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置滤波参数改变测试电路以及滤波参数计算逻辑电路，分频参数改变测试电路选用译码电路，其输出分别联接各级分频器中计数逻辑器的清零端口 ；分频参数计算逻辑电路输出连接各级分频器中计数逻辑器的滤波参数输入端，将并联结构的滤波参数转化成串联结构的滤波参数输出给各级分频器。

专利摘要一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以串联方式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置滤波参数改变测试电路以及滤波参数计算逻辑电路，分频参数改变测试电路选用译码电路，其输出分别联接各级分频器中计数逻辑器的清零端口数字电路设计分频器，分频参数计算逻辑电路输出连接各级分频器中计数逻辑器的滤波参数输入端，将并联结构的滤波参数a、b、c、…转换成并联结构的滤波参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过计算第一级以后逐级的分频参数实现多级分频。

文档编号H03K23/66GK202043094SQ20112008458

公开日2011年11月16日 申请日期2011年3月28日 优先权日2011年3月28日

发明者刘新宁, 孙华芳, 杨军, 王学香, 王镇, 赵梦南 申请人:东南大学

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