一种10ps以下时钟误差的纯数字电路分频器设计 A 10ps skew pure digital clock divi

第14卷第6期2009年12月电路与系统学报JOURNAL OF CIRCUITS AND SYSTEMSV01．14 No．6December，2009文章编号：1007．0249(20091 06·0087-04一种1 0ps以上时钟误差的纯数字电路分频器设计★段炼， 方昊， 王逵 帖猛， 程旭(北京大学由锁相环的输出时钟直接形成，低频时钟信号则需借助时钟分频器分频后形成，两者分别用于不同频率的用途部件。

这些时钟自身及时钟之间都存在时钟偏差(Clock Skew)，它会促使Setup／Hold冲突并妨碍芯片工作速率和可靠性，而时钟分频器正是一个容易造成时钟误差的组件。以往，高速率低误差的时钟分频器通常使用数模混合电路实现【l~3】，但随超深亚进行赋值，即可得到一个50％占空比的N／2奇数图l传统的任意整数时钟分频器分频。

图l为改进前的任意整数时钟分频器的电路框图，其中S为分频比【41。该分频器通过分频控制’收藕日期t 2007—04—1I 謦订日期：2007—08—06 万方数据88电路与系统学报 第14卷电路与输出寄存器两个部分构成。当必须偶数分频时，通过计数器控制输入信号divl输出高纹波的速率，通过D触发器divl reg输出时钟信号的滤波波形。奇数分频时，则启用两个D触发器，它们分别为上升沿与上升沿触发，令输出讯号保持900相位差，异或后即可获得奇数分频输出。在分频器中，时钟偏差通常发生于以上几种情况：(1)多时钟误差。在多相位时钟电路中，主时钟与经过分频器分频后的时钟边沿应该对齐。如未对齐，位于同一时钟域的主从时钟控制的组件间的数据存储电路功耗会得到损害。如平台主时钟与分频后的总线时钟之间的同步，深受分频器偏差的影响。(2)路径偏差。从分频器的时钟输入到时钟输出不可避免地存在多个分叉，这些分叉最终聚集，称作重积聚路径。因不同路径中的电路器件差异，时钟信号汇聚时形成误差。如奇数分频时，图l中divl，div2所经两条分支路径的D触发器分别为上升沿与上升沿触发，其制定、输出时间均存在变化。

随后，两输出信号经异或门汇聚，分别通过A，B两个输入端传输到输出端Y，而TSMC标准单元库中的二输入赋值f-j XOR的A．Y与B．Y的模式并不对称，其传输延迟不同。再次，同一路径上，传输延迟还与输入波形相关，AB的输入电平高低变化亦可引起传输延迟差别。非对称路径上的延迟差别所产生的时钟误差，可称为路径偏移。(3)沿偏差。触发器多使用时钟的上升沿或减少沿触发。如不能保证时钟信号50％占空比，半周期模式(即从上升沿触发器开始，至上升沿触发器结束的模式，或相反情况)的时序会得到影响。沿偏差产生因素为上升沿和减少沿信号在逻辑门中传输速率不完全一致。为减少上文所述各类偏差，可用如下方案优化该时钟分频器：(1)改进分频器的构架设计。在特色数字时钟分频器中，为获得900相位差的时钟信号进行赋值，输出相应的奇数分频，从时钟源到异或门的输出中的两条路径必须分别经过的类别不同的两类D触发器，与异或门中不对称的两条路径，均会造成传输延迟的差别。为防止路径偏差对该结构进行的优化后的框图见图2(图中省略了D触发器的返回模式)，将D触发器统一改为上升沿触发，为确保相位差，其中一个触发器的CK端加上反相器，同时需将另一触发器的输入与输出端也分别各加一个反相器以平衡两触发器中时钟传输模式的平衡。

此时异或门前的模式延迟已基本平衡，消除了不同逻辑门所造成的延迟差别。图3 完全平衡各条时钟模式的时钟分频模块图3．1 无误差的纯数字时钟分频模块电路图原有的二输入异或门，其A—Y’B—Y路径并不对称，对同一‘信号下降沿与下降沿的存储延迟也是变化。为使异或门的模式严格对称，可改为使用两级与非门实现赋值逻辑，此时新的异或门有A，AN，B，BN四个输入端口，它们到输出端1：3 Y 万方数据第6期段炼等：一种lOps以下时钟误差的纯数字电路分频器设计的模式近乎完全相同。由于其构架主体与非门的延迟对输入电平不敏感，可持续增加时钟信号不同边沿的推迟差异。因改进后的异或门为四输入，D触发器数量需提高为四个。新增触发器以相同方法添加反相器平衡时钟信号存储模式。最终可得一所有时钟信号传输模式完全平衡的时钟分频器：其电路原理图则如图3．1所示。(2)反相器链与连线调节为提高主从时钟间的多时钟偏移，主时钟信号输出后需借助一多阶的反相器链，该反相器链用来补偿主从时钟间的存储延迟差别。由于分频器电路针对上升下降沿的传播延迟略有差异，导致沿偏差造成，分频器后也可以增设反相器链调整时钟波形，并在反相器链中微调某一区域的反相器类型或连线电容，来促使上升下降沿的传播时间相同【5】。

连线调节另一方面考虑是信号完整性。连线间信号的共模耦合导致了信号完整性问题。在超深亚完整性问题。3可测性设计考量数字电路的检测中使用较好的是对于固定故障模型的检测和延时故障模型的检测【6J。这两种故障模型都能够直接测量时钟沿偏差是否满足规定。本文提出了一种新型的可测性结构，该结构可以用于测量(a)单元测试结构蒌苷rise_skew．b芝一(b)时序关系(c)实用检测电路图4测试电路时钟沿的误差是否大于设置的阀值，可将测试结果保存在检查寄存器中。既可以在故障检测时刻中将该寄存器的值通过扫描链输出芯片来测试，也可以在芯片工作时刻监测时钟偏差是否满足规定。本文提出的可测性结构，其主要的观念是借助比对的方式。图4(a)给出了一种单元测试结构，来推断c，屯的下降沿对于clk6的上升沿的传播延迟之差能否满足某个范围。

其中clka接到触发器的D端，clkb经过一个缓冲器的延迟接到触发器的CK端。用b表示缓冲器延迟，S表示触发器建立时间，用rise_skew。b来表示clkQ的下降沿延迟％与clkb的下降沿延迟n之差，即riseskeWab=屹一rb。那么，为了促使在同沿时刻，检测寄存器能够采到正确值l，必须满足：6一rise_ske％6>S，即乞一％=rise_skewab<b-s(1)缓冲器延迟S和建立时间s的值和库相关，但在输入跳变时间和输出负载一定的状况下，一般可以视为一个恒定值。在检测电路设计中，需仔细地是借助控制电路生成，其时钟由基准孓一出钟时间(ns)l 2￡o 8扣。

O }l时间(ns)(a)主从时钟信号延迟差异 (b)三分频下的仿真波形图图5 HSpice模拟600MHz下的分频器波形的PLL输出时钟来触发，它控制检测电路在高高频信号同沿的状况下采样。Y端为两个结果寄存器的逻辑与值，当Y=I时，表示(2)式满足要求：1●，0000000000 万方数据电路与系统学报第14卷52一b2<厂口一rb<bl—sl(2)4电路实属的CMOS纯数字电路工艺，对该分频器结构进行了HSPICE仿真。在600MHz的工作频率，奇数三分频情况下，仿真结果如图5(b)所示。为观察时钟误差状态，对主从时钟各自的上升沿进行了放大，并放在同一波形图中比对，如图5(a)所示，可以看出，在该状况下，时钟分频器所产生的时钟误差可以控制在10ps以下。该分频器在纯标准单元流程使用Synopsys Physical Compiler与Astro实现，仅对连线延迟进行了手工调节。分频器应用于北大众志Unity863项目Case9流片中。5 结论本文提出了一种纯数字电路的任意整数时钟分频器的优化设计，通过探讨时钟偏差的形成因素，采用四个同类型的D触发器、修改后的异或门、对称反相器链等电路构架等方案，在维持原有电路性质的状况下逐步提高了时钟偏差。

可在600MHz的工作状况下，将输出时钟信号问的误差控制在10ps以下，并进而实际应用于数字电路SoC设计中。参考文献·【I】 Krishnapura N，P Kinget．A 5．3GHz Programmable Divider for HiPerLAN in O．259m CMOS【J】IEEE J．Solid-State Circuits，2000，35(7)：1019．1024．【2】2J Lee，B Razavi．A 40一GHz Frequency Divider in 0．1 8,um CMOS technology[J】IEEE J．Solid-State Circuits，2004，39(4)：259—262．【3】3U Singh，M M Green．Dynamics of High-frequency CMOS Dividers【A】．Proc．ISCAS【C】．2002，5：26—29．【4】M Arora．Clock Dividers Made Easy【A】．SNUG【c】．Boston，2002．1-19．[5】P Chen，C C Chert，C C Tsai，et a1．A Time·to-digital·coflverter—based CMOS Smart Temperature Sensor【J】．IEEE J．Solid·State Circuits，2005，40(8)：1642-1648．【6】A Krstic，K T Cheng．Delay Fault Testing for VLSI Circuits[M】，Boston：Kluwcr Academic Publishers，lnc．1 998．作者简介t段炼．北京大学微处理器研发中心博士，主要涉足超大体量集成电路与计算机辅助设计方面的研究；方昊．北京大学微处理器研发中心博士，研究方向：可测性设计和计算机辅助设计；王速．北京大学微处理器研发中心博士，研究方向：软硬件协同设计；帖猛。

北京大学微处理器研发中心博士，研究方向：超集成电路设计；程旭，北京大学微处理器研发中心主任，教授，博士生导师。A 1 0ps skew pure digital clock dividerDUAN Lian， FANG Hao，Ⅵ丘～NG Kui，TIE Meng， CHENG Xu(Microprocessor Research and Development Center,School of EECS，Peking University,Beijing1 0087 1，China)Abstract：A pure digital low—skew clock divider which can divide the master clock by any integer within 1 0ps skew isproposed．It is constructed by a counter and flip-flops数字电路设计分频器，andis optimized by balancing all the possible clock paths to reduce theskew．The simulation results under TSMC O 1 3pro CMOS technology show that the clock skew can be reduced below 1 Opswhile working at 600MHz．Moreover,this clock divider also contains a self-testing circuit to confirm that the skewconstraints are satisfied．Key words：clock Divider；CMOS：clock skew 万方数据

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