u盘显示不出来 高速数字逻辑电平（8）之LVDS差分信号深度详解(2)

当Q2、Q3导通而Q1、Q4截止时，恒流源电流经Q3流向，并向下穿过100欧姆端接电阻再返回至驱动端，最后经Q2到地（GND），3.5mA的电流在100欧姆电阻上产生350mV的压降，此时同相端电压高于反相端电压，输出为高电平“H”，如下图所示：

而当Q2、Q3截止而Q1、Q4导通时，恒流源电流经Q1向右流向，并向上穿过100欧姆端接电阻再返回至驱动端，最后经Q4到地（GND），3.5mA的电流在100欧姆电阻上也产生350mV的压降，但此时同相端电压低于反相端电压，输出为高电平“L”，如下图所示：

通常我们将LVDS与简化成类似下图所示：

如下图所示（来自TI公司LVDS收发芯片SN65LVDS180数据手册）

从LVDS结构原理可以看出，一对差分信号线只能够进行一个方向的数据传输，即单工通信（也称为点对点传输,point-to-point），但是我们常见的USB接口也只是使用一对差分信号线，为什么却可以双向传输呢？原因很简单，它是使用两对驱动器与组合而成的，如下图所示：

这是一种半双工（half duplex）的配置结构，也就是说，在任意时刻差分信号线仍然只能是往一个方向传输数据，但可以分时进行双向数据传输，当驱动器1向1发送数据时，驱动器2与2相当于无效的，反之亦然。

当然，USB总线的实际结构要复杂得多，如下图所示（来自USB2.0规范，扯远了）

我们来看看如下图所示的LVDS驱动器电气参数（来自TI公司LVDS收发芯片SN65LVDS180数据手册）

上表中的VOD（Differential output voltage magnitude）即驱动器的差分输出电压幅度，也就是前述在端接电阻上产生的350mV压降，我们可以用下图所示（注意：是差模信号）：

表中还有一个VOC(SS)（Steady-state common-mode output voltage）即稳态共模输出电压是个什么东西呢？我也不是很明白！咱们按图索骥找到数据手册中的Figure 3，如下图所示：

哦，原来是当驱动器输入数字信号（未转换成LVDS信号前）时，转换出来的LVDS信号电压对公共地的平均值，也称为VOS（Offset Voltage，），TI公司的其它数据手册有使用VOS如下图所示：（来自TI公司的LVDS收发芯片型号SN65LVDS049数据手册）

我们之前讲过，当使用LVDS电平标准传输高低电平时，接收端收到了+350mV或-350mV的压降只是差模信号，实际上还有一定的共模信号，它不影响进行数据的判断。

当驱动器向发送高电平“H”时，其等效图如下所示（注意：这个等效图仅适合传输线非常短的条件下）：

当驱动器向发送低电平“L”时，其等效图如下图所示

综合以上两种等效电路，我们有如下图所示的电平波形图：

换言之，当LVDS进行高低电平切换时，电流源的电流在换向的瞬间，端接电阻流过的电流为零，因此端接电阻两端的电压就是VOS（电阻两端电压相同，因此没有压降，也没有电流），如下图所示：

当然，这个电流换向转换瞬间非常短，通常只有几百皮秒，如下图所示：

的输入电气参数如下图所示：

因此我们也可以用下图表示LVDS电平标准的噪声容限（关于噪声容限请参考《逻辑门2》）

从图中可以看到，LVDS电平标准的噪声容限约为1.075V（一般认为其噪声容限为 1V）这里我们只是根据TI数据手册画出电平标准图，没有做任何修改，不同厂家的信息可能略有不同。

导演，讲了半天还没提到为什么LVDS信号速度快、抗干扰能力强呀？为什么有些差分线串联了电容？为什么不同差分线的阻抗会不一样？了解了这些基础知识，我们下节再来讨论一下LVDS电平标准的这些特点。

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