基于FPGA的共享总线交换网络实现多CPU共享内存

现代小型卫星通常是指1980年代后发展起来的小型卫星. 它基于微电子技术，计算机（包括软件），微光学和机械，轻质复合材料和高精度机械加工，是高科技航空航天发展的产物. 尽管现代小型卫星的尺寸和重量很小，但是成本和风险却很低，但是由于高科技的选择，整个小型卫星的容量和性能，即小型卫星的功能密度是很高. 而且，由小卫星组成的星座可以拓宽新的应用领域，并可以满足通信，遥感，对地观测，科学技术实验和军事方面的需求. 因此，现代小型卫星作为大型卫星的必要补充，在上述领域已显示出其独特的优势，引起了包括卫星电视在内的许多发展中国家和中小国家在内的世界各国的广泛关注. 研发能力.

但是，近地空间和大气环境会影响空间系统的规模，质量，复杂性，适用的高科技技术和成本，并严重影响空间系统的运行性能和使用寿命. 某些空间环境的相互影响也限制了空间系统技术的潜力，使零件或子系统无法正常工作甚至损坏. 等离子体环境，尤其是在地球静止轨道上的等离子体环境，可能会使安装在卫星外表面的设备和组件产生不均匀的电荷. 这些表面电荷产生的电压可能会超过击穿电压，从而导致静电放电，足以破坏电子元件. 设备. 许多高能空间辐射甚至会渗透到绝缘设备的内部共享总线技术，从而在绝缘电缆和电路板中产生静电放电. 这种人体电荷会干扰子系统信号或中断电子设备的正常运行. 在辐射区中捕获的粒子，太阳耀斑质子和银河系宇宙射线会在微电子设备中引发单粒子翻转事件. 高能辐射的这种总剂量效应会降低微电子设备，太阳能电池阵列和敏感设备的性能. 因此，为了确保整个系统的正常运行和寿命，必须在许多地方选择航空级设备并进行冗余设计.

就星载计算机而言，到目前为止，高集成度，高性能CPU和内存没有相应的航空级设备，最常用的是8086和1750A核硬化，抗辐射的Radiant，依靠单芯片CPU的低带宽，低MIPS CPU很难满足现代和未来小型卫星的许多要求，例如自主管理，独立监管，地面观测图像的压缩和传输以及硬件的软件化功能;一旦单芯片CPU损坏，它将导致整个卫星发生故障，并且由于其价格极其昂贵，因此使用冗余解决方案势必会大大增加小型卫星的成本. 采用多CPU并行处理技术后，不仅可以满足车载计算机数据处理能力的要求，而且可以提高整个系统的可靠性. 一两个CPU的损坏不会导致整个卫星的故障. 重新配置系统后，最多只能损失一些性能. 您甚至可以在确保一定可靠性的前提下考虑使用军用级，相对便宜，密度和性能良好的产品. 高CPU.

小型卫星体积小，重量轻且价格便宜，并且多CPU共享内存系统（CPU仍使用8086和相应的航空级设备）将是更合适的选择. 同时，为了增加共享内存的数据通信带宽，以使其不成为整个系统的瓶颈，本文提出了一种设计共享总线交换网络的方案（简称SBSN，下同）与ASIC结合使用，然后将其组合到Omega网络中，从而消除了一组存储器的总线竞争，从而实现了多个CPU对共享数据包存储系统的低级别交叉并行访问.

由SBSN实现的1个Omega网络

SBSN是2×2开关，可级联使用以实现CPU和存储库的连接. 这样的连接总共有N个电平，从输入到输出从0到N-1依次编程. 目标存储体的编码控制数据路径: 当高位的第一位为0时，第一级的2×2开关的输入连接至高位输出，否则输入连接至低位输出（请参见图1）.

理论上，使用SBSN，N（=，k是一个正整数）一次只能访问CPU的10.16％，所有其他替换都将导致阻塞. 但是，尽管如此，具有N个CPU的Omega网络实现无阻塞连接的最大通过次数是共享总线技术，总体而言，使用Omega网络可以增加内存总线的带宽并极大地提高Omega网络的吞吐量. 总线数据.

2 SBSN的设计与实现

作为共享的总线交换网络，SBSN主要解决总线之间的共享竞争和冲突死锁，并将来自多个CPU的内存读取和写入信号分配给相应的内存模块组. 其内部结构框图如图2所示.

为了描述CPU之间的共享和竞争，我们将对内存组的CPU访问分为三个关系: HOLD，READY和RUN. 当CPU进入总线进行读写时，SBSN在总线周期的前两个时钟中锁存CPU发送给总线的数据: 如果数据路径已被占用，则当前CPU将进入HOLD状态，直到数据路径被释放. 换句话说，如果两个或更多CPU需要同时访问同一内存组，则只有一个CPU可以访问，另一个CPU必须等待CPU总线读写周期的结束，此后，CPU处于HOLD状态的优先级最高的将被释放；如果路径畅通，则SBSN将在短暂的READY状态之后在输出端口上仿真CPU总线周期的两个时钟的时序信号，并将其传递到下一个电平. 在理想情况下，8个CPU可以同时访问内存，即8个CPU都处于RUN状态.

由于系统始终处于运行状态，因此CPU始终会对内存发起读取或写入请求，并且不存在闭环数据路径，因此不会出现冲突死锁.

SBSN可以支持对存储系统的高级交叉访问和低级交叉访问: 对于20位地址总线，如果采用低级交叉寻址方法，则系统目标模块代码为A2，A1地址总线的给定，A0和BHE信号用于寻址低8位和高8位；如果采用高位交叉寻址模式，则系统目标模块的编码由地址总线的高四位决定，具体使用哪两位，然后取决于内存寻址. 低层交织主要用于并行访问共享内存，而高层交织主要用于一个CPU访问另一个CPU的本地内存（双端口）.

SBSN的设计方法采用硬件描述语言（HDL）的输入方法. 尽管可能会牺牲一些FPGA资源，但它可以促进不同厂商的FPGA上的逻辑综合和实现过程. 因为航空级FPGA是在XILINX和ACTEL中生产的，但是两者的实现机制却不同: XILINX FPGA是SRAM类型，因此必须配备相应的SROM才能实现FPGA的上电下载芯片可以多次刷新和修改，以方便在设计阶段进行调试； ACTEL航空级FPGA采用的保险丝技术只能通过一个编程下载，并且在实际应用中不需要辅助设备，但是缺点是设计的每次修改都必须使用新的FPGA芯片. 对于原型原型阶段，主要关注功能和时序的实现，因此本文使用XILINX的商业级FPGA（XCS20-4PQ208C）进行设计和调试. XCS20-4PQ208C属于SPARTAN系列，是XILINX的新推出产品. 与4000系列相比，SPARTAN消除了许多不常用的资源，并且价格便宜得多. 对于SBSN，最重要的是满足多达140个用户的I / O. 因此，使用XCS20-4PQ208C是结合性能，容量和价格的综合选择.

对于将来可能使用的其他高性能CPU，例如80386，由于其32位地址总线和32位数据总线是分开的，因此它们将面临I / O数量不足的问题. 在同一FPGA中完成. 因此，地址总线，数据总线和控制总线必须在两个相互耦合的芯片上实现，但是实现原理与SBSN完全相同.

SBSN是提高车载计算机处理能力的有用尝试. 如果可以使用相对简单，便宜且高度可靠的系统来实现3到4倍的加速因子，那么对于小型卫星企业而言，这将是非常有意义的事情.

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