组合逻辑电路中的主频是怎样的？（一）

不仅CPU具有主频率，而且主频率存在于许多顺序逻辑电路中。说到主频率，我们必须从顺序逻辑电路开始讨论。

时序逻辑电路由D触发器和组合逻辑电路组成，组合逻辑电路的基本单元是反相器。逆变器是一个非门，可反转输入电平。当输入为高电平时，输出不会立即变低，而是会逐渐变低。从输入升高到电源电压的一半到输出降低到电源电压的一半的时间称为传播延迟。

通过将许多逆变器级联在一起形成组合逻辑。级联时，传播延迟将累积。简而言之，当组合逻辑获得输入信号时，需要一段时间才能获得输出信号。我们可以将组合逻辑视为装配线上的工人。当要加工的半成品（输入信号）到达工人时，他需要一定的时间来完成加工。

时序逻辑电路的基本组成是将组合逻辑夹在两个D触发器之间。 D触发器是一个临时存储器，可以存储从组合逻辑输出的信号并将其传输到下一个组合逻辑。 D触发器有两个输入，一个是组合逻辑的输出，另一个是控制信号。当控制信号改变时，D触发器将接受组合逻辑的输入信号，例如当信号变高时。会有一些动作，我们称为上升沿触发器。该控制信号的变化非常规律。它总是定期更改为高级别。我们称这个信号为时钟。它的变化周期是时钟周期，倒数是主要频率。

D个触发器将仅在时钟的上升沿接收组合逻辑的输出信号。因此，组合逻辑必须在时钟的上升沿之前完成其工作，并使输出信号在上升沿之前保持稳定。再换一次。换句话说，装配线上的工人有时间来加工产品，他必须在指定的时间（时钟周期）内将加工后的产品放回传送带上，送给下一位工人。 （D触发器）。为了确保装配线的有序运行。

当增加主频率时，我们会缩短时钟周期并挤压工人，迫使他们以更快的速度完成工作。但是，无论速度有多快，都需要时间。因此，不能无限期地缩短时钟周期，这意味着主频率有上限。

集成电路的主频率主要受组合逻辑的传播延迟的影响，与组合逻辑设计有很大的关系。例如，级联逻辑门的数量，逻辑门的扇出等。一般而言，组合逻辑越复杂，传播延迟就越大。 CPU是一个非常复杂的顺序逻辑，其时钟周期取决于内部最慢的组合逻辑。这称为关键路径。功能越复杂，CPU的IPC越高，延迟通常越差，导致无法增加其主频率。简化复杂的组合逻辑并将其分解为两个组合逻辑和一个D触发器显然是增加主频率的妙招，因此我们看到了Pentium 4推土机。后来的奔腾4基本上是极限优化管线的产物，其极限频率可以视为CPU的极限频率。 8.约32G。没有人可以超越它。

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