知识：内存_IT /计算机_数据的工作原理

存储器的工作原理1、存储器寻址。首先，当内存从CPU获得一条查找特定数据的指令，然后找到访问数据的位置（此操作称为“寻址”）时，它首先确定横坐标（即“列地址”） ）。在纵坐标之外（即“线地址”），就像在地图上绘制十字标记一样，可以非常精确地确定该位置。对于计算机系统，找到该位置时必须确定该位置是否正确。因此，计算机还必须解释地址信号。横坐标具有横坐标信号（即，RAS信号，行地址选通），纵坐标具有纵坐标。该信号（即CAS信号，列地址选通），最后进行读取或写入。因此，读取和写入存储器时必须至少有五个步骤：画一个叉号（固定地址有两个操作，而读取地址则有两个信号，总共有四个操作），而读或写操作则完成了存储器。访问操作。2、内存传输。为了存储数据或从内部存储器读取数据，CPU将对读取或写入的数据进行寻址（即，我们称为交叉寻址方法）。这时，CPU将通过地址总线（Address Bus）将地址发送到内存，然后数据总线（Data Bus）将相应的正确数据发送到传输时间）。如前所述，SRAM所需的晶体管数量是DRAM的4倍，这意味着成本至少是DRAM的4倍。以SRAM的当前价格计算，每M的价格约为DRAM的8倍，而RAMBUS则是内存的2倍。到3次。但是，其极短的等待时间和高速时钟频率确实可以带来更高的带宽。结构和功能（SDRAM）结构和功能（SDRAM）存储器的最基本单元是存储器“单元”，这是我们前面向您展示的DRAM基本单元的中所示的部分。在下文中，我们将这部分称为DRAM基本单元。每个DRAM基本单元代表一个“位”：位（即位），并具有由列地址和行地址定义的唯一地址。 8位组成一个字节，可以表示256个组合（即2到8的幂）。该字节是内存中最小的可寻址单元。

DRAM的基本单元不能单独寻址，否则当前的存储器将更加复杂和不必要。许多DRAM基本单元连接到同一行线和同一列线以形成矩阵结构，即存储体。大多数SDRAM芯片由4个存储体组成，而SDRAM DIMM（双列直插式内存模块）可能由8个或16个芯片组成。 SDRAM DIMM具有14条地址线和64位数据线（如果DIMM内存使用8位SDRAM芯片，那么您应该在内存条上看到8个芯片。当然，某些DIMM使用4位SDRAM芯片，那么您将得到16个）在记忆棒上看到）。以下是对该图的注释：行地址缓冲区：行地址缓冲区列地址缓冲区：列地址缓冲区行DECODER：行Column DECODER：列内存阵列：内存阵列SENSE AMP：从上图可以看到存储体它由内存阵列，读出放大器，行和列组成。

如果您想了解内存库的内部工作原理，请让我们看看当高速缓存未命中时，CPU如何从系统主内存中调用数据。 CPU需要依次读取32字节的数据，然后首先向芯片组发送请求。这通常需要一个时钟周期。芯片组将通过14列地址线发送一个行地址，即该行地址被发送到所有DIMM。芯片上。具有相同行地址的行称为页面。换句话说，当芯片组将行地址发送到DIMM时，将打开DIMM的前一页。每个存储体都有一个读出放大器（感测放大器），用于从基本单元读取（或写入）内容时放大电荷。传感器放大器根据芯片组发送的行地址读取相应的数据。此读取过程需要一定的时间。这是从RAS到CAS的延迟，称为TRCD。不同质量的SDRAM的TRCD需要2或3个周期。现在我们有了正确的行地址，但是我们不知道获取信息的确切基本单位。 CAS等待时间是内存获得正确列地址所需的时间。 CAS延迟时间通常为2或3个时钟周期。然后，基本存储单元将信号发送到DIMM的输出缓冲区，以便芯片组可以读取它们。

现在，我们在读出放大器中拥有前8个字节的内容和正确的行地址，等待下一个24个字节的过程很简单。此时，内部计数器负责将下一列地址的内存基本单元的内容发送到DIMM的输出缓冲区。这样，每个时钟周期将8个字节传输到输出缓冲区。该模式称为“突发模式”。可以看出，主存储器的延迟时间（所谓的从FSB到​​DRAM的延迟）等于以下时间的总和：FSB和主板芯片组之间的延迟时间：芯片组和DRAM之间的延迟时间：RAS至CAS延迟时间：+/- 1个时钟周期+/- 1个时钟周期RCD（2-3个时钟周期，用于确定正确的行地址）CAS延迟时间：2-3个时钟周期，用于确定正确的列地址将DRAM输出缓冲区中的数据通过芯片组传输到CPU延迟时间需要+/- 2个时钟周期和1个时钟周期：可以看出，获得了真实的PC100 SDRAM（CAS =2）存储器）前八个字节为9个时钟周期，其余24个字节仅需要3个时钟周期，因此PC100的SDRAM仅需要12个时钟周期即可获取32个字节的数据。

对于相同的情况，即L2高速缓存未命中时，CPU需要从内存中获取数据所需的延迟时间计算如下：CPU乘数×内存延迟时间= CPU延迟时间。如果500MHZ（5×100MHz）CPU需要5×9延迟周期。换句话说，如果未命中L2高速缓存，则CPU需要45个时钟周期才能获取新数据。通过以上介绍，我们了解了DRAM工作的基本原理，让我们了解了决定RAM技术速度的因素。仍然延迟时间。究竟什么决定了DRAM速度？ SDRAM是一种多存储体结构，芯片组可以保留已访问的存储体行地址的一部分，也就是说，保留已打开的“页面”的一部分。如果要访问的数据在同一行中，则芯片组不需要等待传感器更改，这种情况称为页面命中。此时，从RAS到CAS的延迟时间为0个时钟周期，并且只有在CAS延迟之后才能将正确的数据加载到存储缓冲区中。因此，页面命中意味着我们只需要等待列地址的建立即可获取所需的数据。但是，在某些情况下，芯片组请求的内存页面未处于打开状态，这称为页面故障。在这种情况下，从RAS到CAS的延迟时间将是2或3个时钟周期（取决于内存的质量）。

这种情况是我们前面讨论的情况。如果芯片组已经维护了某个存储体的某个行地址，也就是说，已经在某个存储体中打开了一个页面，并且所请求的数据是位于同一存储体的不同行地址中的数据，则这种情况最糟糕。这意味着读出放大器需要先写回旧的行地址，然后再转换新的行地址。写回旧行地址所花费的时间称为“预充电时间”。发生这种情况时，情况最糟。带宽问题要了解延迟和带宽之间的关系，我们以PC100 SDRAM-222为例。第一个2表示CAS延迟时间是2个时钟周期，第二个2表示RAS到CAS的延迟时间，第三个2表示预切换时间。我们假设不同类型的延迟。在此示例中，我们假设发生了缓存页面故障，并且CPU等待加载新的所需数据。也就是说，我们要研究从读取内存到填充缓存的过程。回写内存的过程很简单。写入的数据可以首先传输到缓存中以备后用。例如，KX-133芯片组具有4条数据通道，从CPU到DRAM写高速缓存。借助高速前端总线（FSB = 200MHz）和写缓存，CPU可以从芯片组的缓存中连续获取信息，从而实现不间断的工作。

当内存总线未饱和时，芯片组仅需要专注于高速缓存和主内存之间的数据传输。让我们看一下表1，其中列出了所有情况下的延迟时间。第三列显示了第一列中描述的情况发生时所需的延迟时间。例如，当“正常”页面失败时，需要两个时钟周期来查找行地址（称为RCD），又需要两个时钟周期来找到对应的列地址（称为CAS延迟时间或CL）。在第四列中，您会发现我们在前一列的结果中添加了5个时钟周期= 2个时钟周期（将地址从CPU传输到芯片组再到DIMM需要2个时钟周期）+ 1个时钟周期（数据传输需要1个时钟周期才能输出缓冲区）+ 2个时钟周期（需要2个时钟周期才能将数据返回给CPU）。最后一列显示延迟时间和带宽之间的关系。例如，在页面命中的情况下，CAS = 2的存储芯片可以在10个周期内提供32字节的数据，并且存储时钟为100MHz（请记住，我们说的是PC100 SDRAM）。很容易计算出每秒可以传输320MB。因此，可以看出延迟时间与带宽有非常密切的关系，特别是对于经常从缓存加载数据的PC系统而言。从上面的示例中，您会发现即使是真正的PC100 SDRAM（最佳情况下为222)（页面命中率100％），其带宽也只能达到最大理论带宽800 MB / s的40％。

PC133 SDRAM存储器的状况如何？表2列出了PC133 CAS2、 PC133 Cas 3、 PC100 CAS2的带宽。可以看出，PC133 CAS3比PC100 CAS2慢一个时钟周期完成任务，因此对于某些访问内存操作较少的程序（即，如果没有内存超出PC 100 CAS2的实际带宽上限），PC100 CAS2装有PC133 CAS2的系统性能相同。对于具有512 KB L2缓存的Athlon，PC133和PC100之间没有太大区别。对于Duron，当增加访问存储器的操作时，高带宽PC133 CAS3将显示出明显的优势。芯片组的同步内存和异步内存技术现在已经掌握了内存的基本知识，因此我应该能够理解为什么超频到133 MHz的BX芯片组的主板性能会优于其他芯片组，例如VIA Apollo 133；为什么具有133 FSB的KX133不能比具有100 FSB的AMD750芯片组显着改善性能。由于BX / AMD750芯片组与系统FSB的时钟频率相同，因此VIA芯片组是异步的，因为它可以支持PC66、PC100、PC133 SDRAM。

让我们比较以133MHz FSB超频的BX芯片组，以异步存储模式工作的VIA Apollo Pro133A芯片组和以配备不同类型SDRAM的标准100 FSB工作的BX芯片组。如果内存以异步模式工作，则整个系统的延迟时间应至少增加一个时钟周期。 133 MHz系统的时钟周期为7.5 ns，而100 MHz系统的时钟周期为10 ns，因此工作在异步存储模式下的133MHz系统需要一个缓冲区，因为当周期为7.5时ns在10 ns的时钟周期结束时，10 ns的时钟周期尚未结束。请参见下图。 133 MHz异步存储系统比133 MHz BX同步使用更多的延迟时间来获得第一个字节，而带宽减少了10％，这比133 MHz BX同步要多15％。如果同步过程需要更多的时钟周期，则BX的优势将更加明显。当配备133MHz CAS2 SDRAM存储器的异步系统需要两个额外的时钟周期时，其性能将不如PC100 MHz系统。因此，当您升级主板时，发现系统的性能并没有太大改善却下降了，请不要怪芯片组，因为您花钱买的是更大的兼容性，而不一定是速度。

结论当前大多数CPU的运行速度是8倍甚至更高，具有更快但更小的辅助缓存（例如新的Athlon和Athlon，Coppermine和Katmai），因此内存子系统面临着工作压力相应增加的问题。现在不要对基于DRAM技术的存储器抱有任何更大的幻想，因为DRAM技术确定至少需要4个时钟周期才能通过芯片组将数据从DRAM传输到CPU。另外，每次读取后都需要刷新DRAM，这会增加延迟时间。尽管SDRAM的理论峰值带宽为800到1066MB / s，但实际上，即使在最理想的状态下（例如命中率100％），它所能达到的实际带宽也仅为理论峰值的40％。

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