如何制作3nm，2nm，1nm芯片？

还有一些其他选项也属于GAA类别. 例如，Imec正在开发2nm的叉形FET. 在叉形FET中，nFET和pFET集成在同一结构中. 介电壁将nFET和pFET分开. 这与现有的GAA晶体管不同，现有的GAA晶体管将不同的器件用于nFET和pFET.

叉片式FET允许n到p的间距更紧密，并减小了面积比例. Imec的2nm叉子具有42nm接触栅间距（CPP）和16nm金属间距. 相比之下，纳米片的CPP为45nm，金属间距为30nm.

互补FET（CFET）是另一种GAA器件，是2nm或更高节点工艺的选件. CFET由两个单独的纳米线FET（p型和n型）组成. 基本上，p型纳米线堆叠在n型纳米线的顶部.

Imec主任Julien Ryckaert说: “ CFET的概念是将nFET折叠在pFET器件上，从而消除了np分离的瓶颈，从而将电池的有效面积减小了两倍. ”

CFET前景广阔. 副总裁戴维·弗里德说: “当人们研究GAA技术，特别是堆叠式互补纳米线（CFET）和类似技术时，他们为3nm，2nm和1nm逻辑扩展拐点创造了新的方向，”计算副总裁David Fried说. Lam Research / Coventor的产品. “人们正在审查堆叠纳米线的发展轨迹以及下一步如何实现这种转变. 这是人们认为可能超过3纳米的东西. 我不知道是否有人在定义这个空间的节点，但是这些技术可能会使下一条可能延伸到3纳米以上的轨迹. ”

但是，CFET和相关晶体管也面临一些挑战. TEL高级技术人员Jeffrey Smith说: “问题在于热处理. 在高温处理之前，您需要放入大量金属. 因此，需要确定CFET Maximum的触点和互连之间所需的阻挡金属. 热极限. ”

总而言之，CFET将需要一定的开发时间，因为今天所学的知识很少，并且有许多问题需要解决. IBS首席执行官汉德尔·琼斯（Handel Jones）表示: “ CFET的前途一片光明，但仍为时过早. 一个大问题是，即使增强了栅极结构，我们也需要增强MOL和BEOL. 否则，性能将会得到改善. 将受到限制. ”

制造2nm / 1nm的芯片带来了一系列新问题，需要以不同的步骤来使用新技术和设备. 这在制造过程中使用的薄膜中很明显.

布鲁尔科学（Brewer Science）的技术研究员詹姆斯·兰姆（James Lamb）说: “当您开始深入到厚度小于5纳米的旋涂层时，很容易受到表面能的微小变化的影响. 这可能是由于因此，在润湿和涂覆的基材和涂覆的材料的表面上40纳米级北斗导航芯片，这确实需要完善，以确保没有缺陷，这些薄膜足够薄，并且界面动力学就像在自组装过程中一样，控制薄膜的形成. 同样，它很容易受到微小变化的影响. ”

从这个角度来看，一个1纳米的膜可以具有5到8个原子的厚度. 许多此类薄膜的原子范围是30至40.

Lamb说: “将其放下，弄湿表面并使材料粘附在表面上是一个挑战. 关键的驱动因素是材料的清洁度. 如果基材上有任何变化，则会出现异常或局部厚度变化. ”

新型EUV光刻机

光刻技术是一种在芯片上构图微小特征的技术，有助于实现芯片缩放. 在3nm及更高工艺中，芯片制造商可能需要一种称为高NA EUV（高NA EUV）的EUV光刻新版本.

高NAV EUV是当今EUV的扩展，并且仍在开发中. 这种大型设备的目标是到2023年达到3nm，这是相当复杂和昂贵的.

EUV的重要性有几个原因. 多年来，芯片制造商已在晶圆厂中使用基于光学的193nm光刻机. 借助多重图案，芯片制造商已将193nm光刻技术扩展到10nm / 7nm. 但是到了5nm，当前的光刻技术已经失去了动力.

这是EUV的工作. EUV使芯片制造商能够设计7nm或更高的最困难的功能. D2S首席执行官Aki Fujimura表示: “在13.5nm波长下使用EUV应该更容易，更可行. ”

这是EUV的用武之地. EUV使芯片制造商可以在7nm及以上工艺中对最困难的功能进行图案化. 在13.5纳米波长下使用EUV应该更容易，更可行.

EUV一直是难以开发的技术. 但是，ASML正在交付其最新的EUV光刻机. 该系统使用13.5nm波长和0.33 NA透镜，可实现13nm分辨率，每小时处理170个晶片.

在7纳米处，芯片制造商正在使用基于EUV的单曝光方法来曝光微小的特征. 单个图案化的EUV将扩展到大约30纳米至28纳米的间距. 此外，芯片制造商还需要EUV双重图案化，这是一个困难的过程.

“即使我们对EUV应用多图案，覆盖面也将非常困难，” Brewer Science的高级技术员道格·格雷罗（Doug Guerrero）说.

如果已证明具有成本效益，可以在5nm / 3nm或更高的波长下选择两次曝光EUV. 但是，为了降低风险，芯片制造商更喜欢使用高NA EUV，以便他们可以继续使用更简单的单次曝光.

但是，高NA EUV非常复杂. 该系统配备了能够提供8nm分辨率的0.55 NA镜头. 高NA EUV将使用变形镜头代替传统镜头设计. 镜头在扫描模式下支持8倍放大，在另一个方向上支持4倍. 结果，字段大小减小了一半. 因此，在某些情况下，芯片制造商会在两个不同的掩模上处理芯片. 然后，将口罩放在一起是一个复杂的过程.

还有其他问题. 高NA EUV没有抵抗力. 幸运的是，现有的EUV掩模工具可用于3nm及更高的工艺.

但是，行业可能要求使用新材料的EUV面罩毛坯. 反过来，这需要更快的掩模空白离子束沉积（IBD）工具. Vengco产品市场总监Meng Lee表示: “我们正在与主要客户积极合作，在我们的IBD系统设计中发布一些高级功能，这些功能将解决3nm及以上的问题. ”

一般而言，高NAV EUV面临数项挑战. Stifel Nicolaus分析师帕特里克·何（Patrick Ho）说: “要实现高净值EUV需要几年时间. ” ASML可能会在2021年开始提供beta系统. 但是，正如EUV告诉我们的那样，beta系统并不意味着即将量产. “

分子级加工当今的芯片是使用各种原子级加工工具生产的. 称为原子层沉积（ALD）的技术一次将材料沉积一层.

原子层蚀刻（ALE）是一项相关技术，可以在原子级去除目标材料. ALD和ALE都用于逻辑和存储.

业界也正在为3nm以下的节点开发ALD和ALE的高级版本. 区域选择性沉积是一种先进的自对准曝光技术，也是一种这样的技术. 选择性沉积将新颖的化学方法与ALD或分子层沉积（MLD）工具结合在一起，涉及在精确位置沉积材料和膜的过程. 从理论上讲，选择性沉积可用于在金属上沉积金属，并在设备上沉积电介质.

可能会减少工艺中的光刻和蚀刻步骤. 但是，在众多挑战中，区域选择性沉积仍在发展之中.

另一种即将出现的技术是分子层蚀刻（MLE）. “ ALE自1990年代以来就诞生了，”阿贡国家实验室的主要材料科学家Angel Yanguas-Gil说. “它是基于等离子体的，但是已经开发出涉及各向同性原子层刻蚀的无机材料，而这就是今天的情况. 分子层刻蚀是有机/无机杂化材料的扩展. 对于半导体行业，它提供了一种方法各向同性地减少可用作光刻掩模的材料. ”

对于在低单位数的纳米节点上开发的芯片，选择性器件生长和去除特定材料都是问题. 因此，可以通过某种蚀刻技术消除出现在芯片中的异常现象，但是在如此小的几何尺寸下，晶圆上残留的任何材料都可能引起其他问题，例如掩膜孔堵塞.

工业界一直将嵌段共聚物视为生产这些图案紧密的表面的方法. 当使用嵌段共聚物方法时，获得非常漂亮的线条，但是它们非常粗糙. 该方案的探索依赖于原子层沉积的前体.

过去，由于无机材料比有机材料更致密，更薄，因此几乎所有的商业努力都集中在无机材料上. 但是现在，随着越来越多的有机材料进入制造过程，事情变得越来越复杂.

过程控制中的挑战

检测和测量也很重要. 检查是指使用各种系统来查找芯片中的缺陷，而测量是测量结构的艺术.

检测方法分为两类: 光学和电子束. 光学检查工具速度很快，但分辨率存在一些限制. 电子束检测系统分辨率较高，但速度较慢.

因此，为了结合两者的优点，工业界一直在开发多束/电子束检测系统. 从理论上讲，它可以以更高的速度实现更高的分辨率，从而找到最难发现的缺陷.

ASML开发了一种9束电子束检查工具. 但是，芯片制造商希望使用更多光束的工具来加快检查过程.

公制技术也面临一些挑战. 如今，芯片制造商使用各种系统来测量芯片内部的结构，例如宏观测量扫描电子显微镜（CD-SEM），光学临界尺寸测量（OCD）. CD-SEM执行自顶向下的测量，而OCD系统使用偏振光来表征结构.

十年前，许认为CD-SEM和OCD技术将处于边缘. 因此，半导体设备工业加速了几种新的测量技术的发展，包括所谓的临界尺寸小角X射线散射（CD-SAXS）X射线测量技术. CD-SAXS使用具有小光束尺寸的可变角度透射散射来提供测量结果. X射线波长小于0.1 nm.

多年来，一些组织已经证明CD-SAXS的良好前景. 然而，在某些情况下，X射线是由R＆D机构中的大型同步存储环产生的，尚未到达实际使用阶段.

显然，对于晶圆厂而言，这些探索是不现实的. 晶圆厂所需的CD-SAXS工具使用紧凑的X射线源. 目前有几家公司出售CD-SAXS工具，主要用于研发而非生产. 英特尔，三星，台积电和其他公司的实验室都提供CD-SAXS工具.

用于工厂的CD-SAXS工具的问题在于X射线源的功率有限且速度慢，这可能会影响吞吐量. “ CD-SAXS为您提供了惊人的芯片内部轮廓. 由于它可以穿透基板，因此您可以看到不同的材料层. ” VLSI Research首席执行官Dan Hutcheson说. “这是一种类似于光学散射方法的散射技术，但是现在非常慢. ”

除了吞吐量之外，成本也是一个问题. VLSI Research总裁Risto Puhakka说: “与纯光学设备相比，其价格可能贵5倍或10倍. ”

因此，一段时间以来，至少在逻辑设备上，芯片制造商可能无法在其监视过程中部署CD-SAXS. Puhakka说: “我们预计CD-SAXS在逻辑设备上商业化还需要五年时间. ”

包装技术的发展

减小IC工艺尺寸是提高芯片性能的传统方法. 它以较小的工艺尺寸实现了相同的芯片功能，然后将功能模块封装为单片芯片.

但是，如前所述，先进的工艺节点上的芯片设计成本对于许多公司来说变得越来越难以承受，而且每一代所提供的性能和功耗优势也在缩小.

“从经济的角度来看，仍然有多少公司能够负担得起先进技术的价格？此类公司的数量越来越少，”联华电子业务管理副总裁Walter Ng说.

尽管更先进的工艺仍然是产生新设计的有力手段，但越来越多的公司正在转向先进包装的性能改进途径. 其中，小芯片是异构集成的另一种形式.

高级封装对于提高芯片性能变得可行. 例如，在芯片面积至关重要的应用中（尤其是对于AI应用而言）40纳米级北斗导航芯片，芯片速度取决于高度冗余的处理元件和阵列，而新工艺可以提供的最大好处体现在架构以及软件和硬件协作方面的变化设计.

对于信号，从大芯片的一端传输到另一端所需的时间比使用高速接口到另一裸片的垂直传输所需的时间长.

基于此原理，包装公司和代工厂正在改善设备之间的链接性能，并提高包装本身的密度，以进一步提高包装芯片的速度.

TSMC通过在前端（FEOL）中嵌入小芯片来提高性能. 它还计划在SoIC中使用先进的混合键合技术.

TSMC解决方案比使用当前用于连接芯片的基于硅的中介层要快得多. 但是，基于硅的中介层可以在封装内部和封装之间传导光子，从而扩大了其使用范围.

日月光副总裁莱斯·赖斯说: “现在没有东西向光纤传输的可见底板. 传输不经过模块的交换机，而是直接到达服务器，最后到达交换机. 光纤仍然有很大的发展，空间，业界的公司正在尝试最新的技术，这将加速光子学的应用；将来，服务器之间的光纤传输将具有更大的带宽，并且将出现更多的大容量解决方案，并且它也会变得更便宜. ”

与铜线相比，光传输信号消耗的功率较低. 赖斯说: “这将是未来芯片到芯片传输的方向. 一些公司已经在研究可以传输光信号的内插器. 届时，与芯片本身的接口只需要解决将光信号输入到芯片的问题. 包装的一面. ”

当然，在芯片中使用光信号比听起来要难得多. 光信号会随着芯片温度的升高而漂移，因此需要对滤波器进行校准以解决漂移问题. 另外，波导结构的粗糙度还将中断光的传输. 但是，光信号集成封装的研发仍在进行中，并非遥不可及.

先进的包装技术还具有其他优势. 例如，可以在任何理想的工艺节点上开发模拟电路，并且可以重复使用已设计的模拟电路，而不必担心需要减小模拟芯片的尺寸.

此外，功率半导体器件的封装技术也取得了长足的进步. 例如，在碳化硅上，供应商已将基于碳化硅的MOSFET和其他组件实现到单个电源模块中. 与硅相比，碳化硅具有更高的击穿电场和更高的导热系数.

结论

迁移到3纳米固然会发生，但可能会比预期的要长. 这个结论也适用于2 nm.

更进一步，目前尚不清楚1纳米会发生什么. 可能需要使用CFET. 此外，芯片工艺尺寸的缩小可能会停止，或者只有超高性能，高度专用芯片或要求极高密度的小型芯片中的一小部分会使用更先进的工艺.

但是，从短期来看，由于没有一种技术能够满足所有应用程序的需求，因此许多技术都有发展的空间.

未来智能实验室的主要工作包括: 建立AI智能系统IQ评估系统，开展全球人工智能IQ评估；开展互联网（城市）云脑研究计划，构建互联网（城市）云脑技术和企业地图，以提高企业，行业和城市的智能水平服务.

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