基本4fft蝶形图运算单元的分析

蝶形运算，两点DFT运算称为蝶形运算，整个FFT由多个级别的迭代蝶形运算组成，并且该算法使用高级运算，因此仅需要N个存储单元. 2. ∑ ∑（2）公式（2）是FFT base-4频域提取算法的基本运算单元，通常称为蝶形运算.

1. 2点DFT运算称为蝶形运算，整个FFT由几级迭代蝶形运算组成，并且该算法使用桌面运算，因此仅N个存储单元2. ∑∑（2）公式（2）是FFT base-4频域提取算法的基本运算单元，通常称为蝶形运算. 下一步，将X（4m + i），i = 0、1、2、3分解为4个N42序列，经过r次迭代后完成计算，整个算法的复杂度降低为O（Nlog4N ）

第一列中只有一种类型的蝶形运算: 系数. 参与该运算的两个数据点之间的距离为1. 第二列具有两种类型的蝶形运算: 系数分别为0，并且参与蝶形运算的两个数据点之间的距离等于2. 第三列有4种类型的蝶形运算: 系数分别为2，并且参与蝶形运算的两个数据点之间的距离等于4. 可以看出，每列的蝶形类型比前一列增加了一倍，并且参与蝶形运算的两个数据点之间的距离也加倍. 最后一列的系数使用最多，即4，也就是说，前一列的系数仅使用偶数的一半，即

第一列只有一个系数4的蝶形运算，即. 上诉结论可以推广到N =的一般情况. 规则是在第一列中只有一种类型的蝶形运算，系数是在每个后​​续列中的蝶形类型都比前一列增加一倍，并且数量为N / 2. 对于蝶型，系数总计为N / 2. 对于从后到前的每列前进，使用上述系数的偶数的一半. 例如，第一列的系数是参与蝶运算的两个数据点之间的距离，在最后一级是最大的，其值为N / 2，每列向前移动，间距减小一半

FFT（快速傅立叶变换）是数字信号处理领域的核心算法之一. 蝶形运算单元是FFT设计的核心单元. 本文研究了基数24FFT蝶形运算单元的芯片设计. 在Modelsim中，基于TSMC（台湾集成电路制造公司）0.18LmCMOS标准单元库的半定制ASIC（专用集成电路）设计，使用自上而下的设计方法，以关键模块为设计对象，并使用VerilogHDL描述系统进行设计，在ETRO（电子设计自动化）工具（如ASTRO）中完成的DesignCompiler

radix-4FFT蝶形运算单元的设计

蝶形运算单元是FFT处理器的核心单元. 蝶形运算单元结构的稳定性和运算的准确性直接影响FFT处理器的性能. 分析radix-4FFT的特性，综合考虑面积，性能和功耗等因素，结合流水线技术和并行结构设计蝶形运算单元.

蝴蝶操作单元的结构设计

基数为24的FFT中的蝶形运算单元的处理结构如图所示

传统的base-4算法由3个复数乘法器和12个复数加法器组成. 每个复数乘法器由4个实数乘法器和2个实数加法器实现. 每个复杂的加法包括2个实际的加法. 直接将base 24算法的计算结构映射到硬件（12个实数乘法器和22个实数加法器）需要大量的逻辑资源.

重新排列如下:

观察四组表达式xc和uc，Xc和Uc，yc和zc，Yc和Zc，您会发现括号中对应的实部和虚部是相同的，因此可以将管道方法与并行结构这些思想巧妙地结合在一起，使用4个循环序列严格控制每个寄存器的时序，并且仅使用一个实数乘法器来实现一个复数乘法器，对应于并行的3个实数乘法的3个不同的复数乘法；加法器还用于并行回收. 因此，只需要3个实数乘法和6个实数加法即可完成基数为4的FFT蝶形运算单元. 与传统的基数24 FFT蝶形运算单元相比，它可以节省75％的乘法器逻辑资源和72.7％的加法器逻辑资源.

蝶形运算单元的结构如图2所示.

数据交换单元

流水线技术与并行结构的结合可以提高设计灵活性，减少核心单元的面积，并提高芯片运行速度. 流水线技术和并行结构的结合必须在严格的时序控制下执行.

数据交换单元由状态机组成. 以蝶形运算单元的第一级数据切换单元为例. 每组数据输入乘法器分为4个状态（分别为A，B，C，D）. 状态A输入乘数的实部和旋转因子的实部；状态B输入乘数的实部和旋转因子的虚部；状态C输入乘数的虚部和旋转因子的实部；状态D输入乘数旋转因子的虚部和虚部. 根据上一级算术结构的输出，以类比方式获得其他3级数据交换单元的输出. 每个级别的具体结果和步骤如表1所示. 完成4级操作后，并行输出结果的实部和虚部

浮点乘法器的设计

此设计中的浮点数乘法器需要完成两个IEEE754单精度浮点数之间的乘法，包括三个部分尾数乘法，指数加法和符号处理. 浮点乘法器的结构如图3所示.

乘法处理可以分为3个步骤:

a）预处理输入数据，即确定输入中是否为0，并分离输入数据的符号位，指数部分和尾数部分以进行单独处理，注册符号位，添加指数部分，然后预处理尾数部分. 处理中；

b）将23位尾数和24位有效数字1隐藏位/ 10发送到定点乘法器进行计算，并注册预处理单元的其他输出数据；

c）接收定点乘法的结果和相关寄存器的输出，并将最终结果标准化为IEEE754标准单精度浮点格式.

24位定点乘法器将经典数组结构与改进的Booth算法的树结构结合使用. 数组型定点乘法器结构规则，适合流水线处理，但是流水线深度过深，初始延迟过长，硬件资源消耗过大.

改进的Booth算法将24位定点乘法运算的部分乘积从24压缩到13，从而减少了硬件开销并减少了流水线级数. 使用改进的Booth算法设计Wallace树结构，如图4所示.

使用3级4B2压缩器将13个部分积压缩为2个级，在级之间插入寄存器以实现完整流水线，并使用快速加法器将压缩的2个部分积相加以获得最终结果. 4B2压缩器的逻辑结构如图5所示，它由级联的4B2压缩单元组成.

可以通过逻辑上简化并行全加器来获得4B2压缩单元，其逻辑表达式如下:

改进结构设计的定点乘法器的流水线深度只有7级，降低了硬件成本，减少了流水线的初始延迟，提高了系统性能.

改进浮点乘数

分析4B2压缩器的逻辑表达式，可以发现，当输入a1，a2，a3和a4相同时，输出Cout相同；当输入a1，a2，a3和a4相同时，输出Cout相同. 当输入a1，a2，a3，a4和Cin相同时，输出S和C相同.

再次分析Booth的算法. 展位编码用于带符号的数字的乘法，并且符号位需要扩展和移位. 将两个24位定点数相乘得到一个48位乘积，因此生成的部分乘积具有相同的符号位，范围从2位到24位.

在华莱士树结构中，添加了由布斯算法获得的13个48位的部分乘积，而只需要添加其中的25位. 可以直接分析其他23位以获得总和并进位. 每个乘法器可节省70个4B2压缩器，减少关键路径时间，并提高乘法器的执行速度.

浮点加法器的设计

浮点加法器包括数据预处理电路，26位加法器和使用流水线技术的浮点数格式化过程，如图6所示.

浮点加法的处理步骤如下:

a）包括零判断电路在内的数据预处理部分，如果加数之一为0，则加法的输出结果应等于另一加数；指数对齐；尾数移位以实现尾数补码和隐藏的位/ 10扩展以及符号位扩展.

b）使用进位保留和进位传输的组合的26位加法器.

c）将最终结果重新格式化为IEEE754标准单精度浮点格式.

26位定点加法器是浮点加法器的核心加法单元. 该设计结合了提前位和进位保留的组合，如图7所示. 提前位加法器的特点是可以同时生成所有电平的进位信号，这大大减少了产生进位的时间，通常不会超过4bi，因此26bit分为6个3bit块和2个4bit块. 其中，AF_3和AF_4采用了高级比特加法器，而26位进位选择加法器只需两级流水线就可以满足所需的性能要求.

改进浮点加法器

在满足时序的情况下，分析26位快速加法器. 高级位加法器适用于不超过4位的数据，进位保留加法器是速度的区域. 如果使用两级流水线来完成26位加法器，则必须满足时序要求，但代价是24 AF_3和8 AF_4. 基于面积和时序的折衷优化，我们使用以下框图来完成26位加法器. 完成12位进位选择加法器仅需要12个AF_3和4个AF_4.

逻辑综合

蝶形运算单元结构完成后，使用VerilogHDL进行整个系统的RTL级描述，逻辑综合和功能验证. 本文基于TSMC0.18LmCMOS标准单元库，使用Synopsys的DesignCompiler进行逻辑综合4的蝶形运算，使用Modsim进行仿真，并将计算结果与MATLAB进行比较.

逻辑综合

设计目标是200MHz时钟，裕度为20％，因此约束时钟为4ns. 具体的约束条件如下: 时钟周期4ns，时间抖动和时滞0.1ns，线路负载模型tsmc18_wl120，输入和输出延迟0.8ns，在满足时序要求时将面积最小化.

合成完成后的结果如图8所示.

蝶形运算单元逻辑综合报告显示，关键路径延迟为3.4ns <4ns，因此松弛为正. 单位总面积为1.12mm2，动态总功耗为376.9mW.

基数为24的FFT蝶形运算单元使用TSMC0.18LmCMOS标准单元库，该单元库可以在200MHz的时钟频率下稳定工作. 改进的基数24 FFT蝶形节省了75％的乘法器和72.7％的加法器；改进的浮点乘法器和浮点加法器在蝶形运算单元的区域中节省了16,400个门.

在满足200MHz的前提下，该蝶形运算单元的面积和功耗大大提高. 对于N点FFT，需要log4N电平和每电平N / 4蝶形运算. 假设每个数据级别需要10点的预存储，数据输入和输出需要1024 @ 2个时钟，完成1024点计算所需的时间[（1024/4 + 10）@ Log41024 + 1024 @ 2] @ 5ns = 16.89ns.

可以看出，使用这种蝶形运算单元构成FFT处理器在性能上处于领先地位.

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