浮点数加法器的设计.doc

沈阳航空航天大学课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：浮点数加法器院（系）：计算机学院专 业：计算机科学与技术班 级：学 号：姓 名：指导教师：完成日期：目 录第1章 总体设计方案21.1 设计原理21.2设计思路21.3设计环境31.3.1 硬件环境31.3.2 EDA环境3第2章 详细设计方案42.1 总体方案的设计与实现42.2功能模块的设计与实现52.2.1 原补转换模块的设计与实现52.2.2 阶码选择模块的设计与实现72.2.3 数值选择模块的设计与实现92.2.4 数据移位模块的设计与实现112.2.5 加法模块的设计与实现142.3 总电路仿真测试16第3章 编程下载与硬件测试193.1 编程下载193.2 硬件测试及结果分析19参考文献21附 录22第1章 总体设计方案1.1 设计原理本次课程设计的题目为浮点数加法器的设计，使用Xilinx?Foundation?F3.1可编程器件开发工具软件，以及伟福COP2000试验箱实现目的设计。

具体要求为必须用基本逻辑门实现，浮点数的长度固定。根据所学可知，浮点数共由两部分组成。第一部分是阶码，第二部分是数据。这两部分又分别分为两部分。阶码由阶符和数值组成，数据由数符和数字组成。由于在计算机的存储和运算中，数据由补码表示。故首先应将输入的原码转化为补码。在此过程中，正数保持不变，负数则对除符号位以外的各位按位取反，再进行加1操作。然后对两数的阶码进行运算，决定移位的次数和结果的阶码。在移位时，对正数进行补0操作，对负数则进行补1操作。再对移位后的数据视为定点数进行相加运算。进而实现浮点数相加的功能。最后再将得到的结果转化为原码，进行输出。设计思路按照课设题目要求及原理图，先设计出电路的具体模块图，浮点数加法器的设计共包含如下五个模块：原补转换模块阶码选择模块数值选择模块数据移位模块超前进位加法模块在五个部分中分别设计实现相应功能的器件，包括二选一数据选择器等。在连接具体电路时配合门电路以达到预期效果。浮点数加法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成zyks.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。 设计环境1.3.1 硬件环境?伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。

系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。1.3.2 EDA环境?Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。设计入口工具用于接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具用来对设计中的逻辑关系及输出结果进行检验，并分析各个时序限制的满足情况。?COP2000集成调试软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。

我不打算推导了，，，真累 结论：[x * y]补 = [x]补 * 0.y1 y2 y3 … yn-1 +[-x]补 最后需要加上的 [-x]补 也就是补码一位乘法的校正值，可见校正只需要在y为负的情况下才需要 所以实际在运算的时候，只有一个乘数是以真正的补码的形式参与了运算，而y则需要在判断了符号之后去掉符号位变成正数来参与运算，y的符号位做额外判断是为了判断最后是否需要加上[-x]补来进行校正 那有没有两个乘数都以补码的形式直接参与运算，最后得出正确的补码形式呢。 异或运算有很多很好的特性，没法讲，活久见移位运算就是按位平移，有的位会移到外面，那么就丢弃，有的位会空出来 ，那么就补0，这个绝对的“补0”是对于原码而言的。将lut模块输出的数据进行移位相加，并输出最后结果。

并且由于正数的符号位为0，该逻辑对正数无影响。其电路图如图2.2所示。图2.2 原补转换电路封装图如图2.3所示。图2.3 原补转换芯片封装外观图2.2.1.3 功能仿真表2.1 原补转换电路测试数据输入数据输出数据1,100101110101,011010001100,100101110100,100101110101,011010010111,100101101010,001101101000,00110110100图2.4 原补转换电路测试图仿真图说明：图2.4中，红线所示数据输入为1,10010111010，其真实输出为1,01101000110。蓝线所示数据输入为0,00110110100双浮点数转换工具，其真实输出为0,00110110100。从仿真结果分析，对于给定的例子，其输出与预想的输出完全一致，说明电路的实现符合设计要求。2.2.2 阶码选择模块的设计与实现2.2.2.1 功能描述2.2.2.2 电路图在阶码选择电路中，我们采用了二选一数据选择器。它包括一个控制端S0，两个数据输入端D0，D1及一个数据输出端O。其真值表如表2.2：表2.2 二选一数据选择器真值表控制端S0输入端D0输入端D1输出端O00X001X11X001X112.2.2.3 功能仿真表2.3 补码选择电路测试数据COIN（相减符号位）输入阶码1输入阶码2输出阶码00110001101101101011001100.2.3 数值选择模块的设计与实现2.2.3.1 功能描述2.2.3.2 电路图在数值选择电路中，我们同样采用了二选一数据选择器。

但此时，输出由原来的4位更改为了8位，即输入的两组数值均要进行输出。其中，高四位为需要进行移位的数据，低四位为不需要进行移位的数据。此时的COIN（与数据选择器的控制端S0相连）仍为两阶码相减之后产生的符号位。被减数连至A23-A20，减数连至A13-A10。其电路图如图2.8所示。图2.8 数值选择器电路图封装图如图2.9所示。图2.9 数值选择电路封装效果图2.2.3.3 功能仿真表2.4 数据选择电路测试数据COIN（相减符号位）输入数值1输入数值2输出数值0011000111101011001100,1010测试数据如表2.4所示。图2.10 数值选择电路测试图仿真图说明：图2.10中，红线所示数据输入C0IN为1，数值1为1010，数值2为1100，其真实输出11001010。蓝线所示数据输入COIN为0，数值1为0110，数值2为0011，其真实输出为01100011。从仿真结果分析，对于给定的例子，其输出与预想的输出完全一致，说明电路的实现符合设计要求。2.2.4 数据移位模块的设计与实现2.2.4.1 功能描述2.2.4.2 电路图根据计算机中数据存储的特点可知S2，S1，S0的位权分别为4,2,1。

即若S2为1，数据需右移四位，S1为1，数据需右移两位，S0为1，数据需右移一位。另根据数据补位的原则可知，如原数据为正数则补0，为负数则补1。故当S0为控制信号时，可在相邻两位间用二选一数据选择器相连，当S0为1时输出高位，S0为0时输出低位。本级的输出用以作为当S1为控制信号时的输入。当S1为控制信号时，每隔一位进行选择。同理S2为控制信号时，每隔三位进行选择。而对于补位来说，则由符号位与数据位进行数据选择得到。S0为控制信号时符号位仅与最高位相与，S1为控制信号时符号位与最高两位相与，S3时则为最高四位。S0作为控制信号时的输出为S1作为控制信号时的输入，S1为控制信号的输出为S2是控制信号时的输出。最后的输出仅有数据位，不含符号位。其电路如图2.11所示。图2.11 数据移位器电路图封装图如图2.12所示。图2.12 数值移位电路封装效果图2.2.4.3 功能仿真表2.5 数据移位电路测试数据移位次数S2-S0输入数值输出数值0100,11010001011001101000101011,0010111001111111001011测试数据如表2.5所示。图2.13 数据移位电路测试图仿真图说明：图2.13中，红线所示数据，输入S2,S1,S0为010，数值为0,11010001011，其真实输出为00110100010。

对于蓝线所示数据，输入S2,S1,S0为101，数值为1,00101110011，其真实输出为11111001011。从仿真结果分析，对于给定的例子，其输出与预想的输出完全一致，说明电路的实现符合设计要求。2.2.5 加法模块的设计与实现2.2.5.1 功能描述2.2.5.2 电路图设二进制加法器第i位为Ai，Bi，输出为Si，进位输入为Ci，进位输出为Ci+1则有Si=Ai⊕Bi⊕Ci，Ci+1=Ai*Bi+Ai*Ci+ Bi*Ci=Ai *Bi+（Ai+Bi）*Ci令Gi=Ai*Bi,Pi= Ai+Bi则Ci+1= Gi+ Pi*Ci当Ai和Bi都为1时，Gi=产生进位Ci+1=1当Ai和Bi有一个为1时，Pi= 1，传递进位Ci+1= Ci因此Gi定义为进位产生信号，Pi定义为进位传递信号。Gi的优先级比Pi高，也就是说：当Gi = 1时无条件产生进位，而不管Ci是多少当Gi=0而Pi=1时，进位输出为Ci,跟Ci之前的逻辑有关。设4位加数和被加数为A和B，进位输入为Cin,进位输出为Cout,对于第i位的进位产生Gi=Ai·Bi ,进位传递Pi=Ai+Bii=0,1,2,3于是各级进位输出，递归的展开Ci有：C0=CinC1=G0+P0·C0C2=G1+P1·C1=G1+P1·G0+P1·P0·C0C3=G2+P2·C2=G2+P2·G1+P2·P1·G0+P2·P1·P0·C0=G3+P3·C3=G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C0Cout=由此可以看出，各级的进位彼此独立产生，只与输入数据和Cin有关，将各级间的进位级联传播给去掉了，因此减小了进位产生的延迟。

图 1-3 扇出系数测试电路图 1-4 电压传输特性测试电路 （6） ttl 门电路的平均传输延迟时间 tpd tpd 是衡量门电路开关速度的参数， 它意味着门电路在输入脉冲波形的作用下， 其输出波形相对于输入波形延迟了多少时间。工作波形如图4仿真波形所示，图中v3为输入正弦电压波形，vc1为整流后的滤波电容电压。图４是前向通道采用了２个Ｄ触发器级联实现４分频的仿真结果，输出波形ｅｌｋ—ｏｕｔ占空比为３：４或者４：４．分别对应于输出周期为输入周期的３．５倍与４倍的情况。

在flash编程期间，此引脚用于输入编程脉冲。对flash存储器编程期间，该引脚还用于输入编程脉冲（prog）。引脚1和7是两路独立的输出，分别是lo(低端输出)和ho(高端输出)，引脚3和6分别是vcc(低端电源电压)和vb(高端浮置电源电压)，引脚9(vdd)是逻辑电路电源电压，引脚2(com)是低端电源公共端，引脚5和13分别是vs(高端浮置电源公共端)和vss(逻辑电路接地端)，引脚10(hin)是逻辑输入控制端，引脚11(sd)是输入关闭端，引脚12(lin)是低端逻辑输入。

图3.1 硬件测试结果图 参考文献[1] 曹昕燕. EDA技术[M].北京：大学出版社，200[2] 唐朔飞.计算机[M].北京：，200[3] 李景华. 可编程程逻辑器件与EDA技术[M].北京：东北大学出版社，2001[] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006[] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005[] 江国强.EAD技术习题与实验[M].北京：电子工业出版社，2005[] 杜建国.Verilog HDL硬件描述语言[M].北京：国防工业出版社，2004课程设计总结：通过此次组成原理课程设计，让我懂得了学习要理论联系实践，在实践中能学到很多书本上没有的东西。这次课程设计，我遇到了很多问题，刚开始拿到题目的时候觉得很熟悉但是不知道从何下手，后来经过查资料和老师的帮助才有了思路。但很快又有了新的问题，在各个模块设计好了之后，在仿真过程中，有几个模块因为连线问题仿真结果出错，经过整改后整个仿真成功通过。但最终由于个人水平有限，仍旧不能十分完美的实现计算机中加法器的功能。例如舍入和判断溢出等功能仍未能实现。

通过这次实验设计，使我了解了许多计算机组成原理知识，加深了我对浮点数的存储格式以及运算方式的理解，将理论知识很好的应用在实践中，同时通过本次实验也初步掌握了编程语言及原理图实现芯片生成的功能。在不断的研究复习中也掌握了Xilinx foundation f3.1设计软件和COP2000集成调试软件的使用及相关知识，能独立的制作和生成所需要的逻辑部件。在加深理论知识的同时双浮点数转换工具，个人实践能力及动手能力得到提高。更重要的是知道了自己在设计方面的不足和所需要学习的知识，在这次设计中指导老师给予了我很大的帮助，在此表示感谢！并且在以后的学习和实验中会更加努力的学习，弥补自己的不足。指导教师评语：指导教师(签字)：年 月 日课程设计成绩-I-沈阳航空航天大学课程设计报告数据相加补码转为原码并输出两阶码相减决定移位次数及结果阶码原码输入并求补码数据选择数据移位

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