高速da芯片_ad9854封装_ad9854(2)

寄存器为“do-nothing”状态。激活时为逻辑高。为了正确运行必须在启

动时就定义此引脚。ad9854

经过反复查阅资料，我决定使用并行编程模式！下面一步步讲明设计的思路：

（1） 先解决AD9854稳定供电的问题

参考AD9854技术文档中提供的评估板的原理图，将接DVDD的与接DD相连直接接到3.3V直流电源，并且在端口并上一个10 F的极性电容和7个0.1uF的非极性电容用来提高电压的稳定性。

（2） AD9854的参考时钟设计——外部晶振

参考如下三段资料：

（一） AD9854AST芯片的内部时钟在使用时是否一定要达到200MHZ？我要在000模式下输出1MHZ的正弦波请问用下面哪一种方法合适？①用24MHZ的外部参考时钟做系统时钟②用24MHZ的外部参考时钟将它放大8倍达192MHZ而不是200MHZ，然后在用公式下算出1MHZ。

经过我们这一小组讨论和ANALOG公司的帮忙知道使我明白200MHZ是系统的最大频率，可以不需要倍频直接将24MHZ参考时钟作为系统时钟。在系统中最好少用PLL倍频电路，因为如果倍频N倍的话，那么它的相噪和杂散将恶化20lgN dB，所以直接用24MHZ做系统时钟比较好。

（二）AD9854的地址端数据端用的是并口写入的方式，串口通信中要考虑时序问题，那么在并口的方式下还用不用考虑时序的问题？

在反复翻阅资料和讨论下，我们认为在并口情况下也需要考虑时序问题。本设计中如果我们将MSP430F149系统时钟周期设定为32768HZ，AD9854用24MHZ做系统时钟，即

MSP430F149的一个系统周期时间是AD9854的732倍，也就是说前面执行一条语句刚完成时后面早就完成了。但假设MSP430F149的系统周期是48MHZ 的话那么就需要考虑时序问题了，主要是为了防止出现这样一种情况：MSP430F149开始执行下一条语句时，而AD9854上一条还没执行完，这样就会出现问题。

（三）晶振输出信号做参考时钟时，需要芯片MC100LVEL16。但我们实验室没有MC100LVEL16，我直接把晶振接5V电源，测出的数据Vpp=4.16、Vmax=2.16、Vmin=-2.04，能不能直接接入AD9854？

经过我们这一小组讨论后知：如用按上面的接法，内部的时钟不能工作。如果是单端输入的话，时钟应当与TTL和CMOS兼容。芯片MC100LVEL16是将单端信号变为差分信号，再输入给AD9854。在没有芯片MC100LVEL16的情况下，我们只有将差分信号换为单端信号，将晶振接3.3V电压，测出的数据Vpp=2.14V、Vmax=2.58V、Vmin=460mV，输出信号就能直接接到AD9854参考时钟输入引脚。

根据前两段资料：我在前面已经选定要并行编程模式，而且单片机的时钟为11.0592MHZ，还有避免倍频，所以我选择的晶振应大一些，因此买晶振的时候买大点的！（100M左右吧）

由于不清楚能不能买到MC100LVEL16芯片（起差分时钟信号的作用），所以晶振的具体设计待定！

在实验室里找到了40M的晶振，将晶振接5V电压，测出的数据Vmax=2.48V，接3.3V时不清楚！

（3） 解决刷新时钟的问题

参考下面的资料：

（一）用内外还是外部刷新时钟？

AD9854即可用外部时钟也可以用内部时钟。但使用外部时钟时，它内部同步系统时钟由于妨碍了数据建立和保持时间将会阻止部分程序寄存器的程序传输。设计中我使用了内部刷新脉冲。可以根据下面公式算出刷新脉冲的时间间隔：（N+1）?（SYSTEM CLOCK PERIOD ? 2），N是可由用户控制的32bit的值，其值可在寄存器16到19中修改。

SYSTEM CLOCK PERIOD:系统时钟周期

（二）在设计中需要产生一系列正弦波， external update clock是一个脉冲就够吗？ 此问题让我困惑很久，我向ANALOG公司咨询后知道如果用并行时序的话只要一次UPDATE CLOCK就行；如要用串行时序的话需要一系列UPDATE CLOCK。

我决定使用内部刷新时钟，刷新脉冲间隔由N和SYSTEM CLOCK PERIOD决定！所以第20管脚不用外接电路

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