开关电源中MOSFET该怎么选择？选型再也不纠结

DC/DC 开关控制器的 MOSFET 选择是一个复杂的过程。仅仅考虑 MOSFET 的额定功率和电压并不足以选择到适合的 MOSFET。要想使 MOSFET 维持在要求范围以内，必须在低电平电荷和低导通电阻之间获得平衡。在多负载电源系统中，这种状况会显得非常复杂。

图 1—降压同步开关稳压器原理图

DC/DC 开关电源因其高效率而广泛应用于现代许多电子平台中。例如，同时拥有一个高侧 FET和低侧 FET 的升压同步开关稳压器，如图 1 所示。这两个 FET 会按照控制器设置的占空比进行开关操作，旨在达到理想的输出功率。降压稳压器的信噪比方程式如下：

1) 占空比 (高侧FET,上管) = Vout/(Vin*效率)

2) 占空比 (低侧FET，下管) = 1 – DC (高侧FET)

FET 可能会集成到与控制器一样的同一块芯片中，从而推动一种最为简单的解决方案。但是，为了提供高电流能力及（或）达到更高效率，FET 需要仍然为控制器的内部元件。这样便可以实现最大散热能力，因为它使FET物理隔离于控制器，并且拥有最大的 FET 选择灵活性。它的劣势是 FET 选择过程非常复杂，原因是应考量的诱因有很多。

一个常见问题是“为什么不使这些 10A FET 也用于我的 10A 设计呢？”答案是这样 10A 额定功率并非适用于所有设计。

选择 FET 时必须考量的诱因包含额定功率、环境湿度、开关频率、控制器驱动能力和散热组件面积。关键问题是，如果性能降低且散热不足，则 FET 可能会过热起火。我们可以利用封装/散热组件 ThetaJA 或者热敏电阻、FET 功耗和环境温度估算某个 FET 的结温，具体步骤如下：

3) Tj = ThetaJA * FET 功耗（PdissFET） + 环境温度（Tambient）

它要求计算 FET 的功耗。这种功耗可以分成两个主要部份：AC 和 DC 损耗。这些损耗可以借助以下方程式推导得到：

4) AC损耗: AC 功耗（PswAC） = * Vds * Ids * (trise + tfall)/Tsw

其中，Vds 为高侧 FET 的输入电流，Ids 为负载电流，trise 和 tfall 为 FET 的升时间跟降时间，而Tsw 为控制器的开关时间（1/开关频率）。

5) DC 损耗: PswDC = RdsOn * Iout * Iout * 占空比

其中，RdsOn 为 FET 的导通电阻，而 Iout 为降压拓扑的负载电流。

其他损耗产生的诱因还包含输出寄生电容、门损耗，以及低侧 FET 空载时间之后导电带来的体二极管损耗，但在本文中我们将主要探讨 AC 和 DC 损耗。

开关功率和电压均为非零时，AC 开关损耗出现在插头导通和关断之间的过渡之后。图 2 中高亮部分显示了这些状况。根据方程式 4），降低这些衰减的一种方法是增加开关的升时间跟降时间。通过选择一个更低栅极电荷的 FET，可以超过这个目标。另一个因数是开关频率。开关频率越高，图 3 所示升降过渡区域所节省的开关时间百分比就越大。因此，更高频率就意味着更大的AC开关损耗。所以，降低 AC 损耗的另一种方法便是降低开关频率，但这要求更大且一般也很高昂的电容来保证峰值开关功率不超过规范。

图 2—AC 损耗图

图 3—开关频率对 AC 损耗的影响

开关处在导通状态下出现 DC 损耗，其原因是 FET 的导通电阻。这是一种十分简单的 I2R 损耗产生机理mos管开关电压，如图 4 所示。但是，导通电阻会随 FET 结温而差异，这便因而这些状况非常复杂。所以，使用方程式 3）、4）和 5）准确计算导通电阻时，就需要使用迭代步骤，并应考虑到 FET 的温升。降低 DC 损耗更简单的一种方法是选用一个低导通电阻的 FET。另外，DC 损耗大小同FET 的百分比导通时间成正比例关系，其为高侧 FET控制器占空比加上 1 减去低侧 FET 占空比，如前所述。由图 5 我们可以了解，更长的导通时间就意味着更大的DC 开关损耗，因此，可以借助减小导通时间/FET 占空比来增加 DC 损耗。例如，如果使用了一个中间 DC 电压轨，并且可以设置输入电压的状况下，设计人员可能就可以设置占空比。

图 4—DC 损耗图

图 5—占空比对 DC 损耗的影响

尽管选择一个低电平电荷和低导通电阻的 FET 是一种简单的解决方案，但是必须在这两种参数之间做一些折中和平衡。低栅极电荷一般意味着更小的栅极面积/更少的串联晶体管，以及因而带来的高导通电阻。另一方面，使用更大/更多并联晶体管一般会导致低导通电阻，从而形成更多的串扰电荷。这意味着，FET 选择需要平衡这两种互相矛盾的完善。另外，还需要考量成本原因。

低信噪比设计意味着高输入功率，对这种设计而言，高侧 FET 大多时候均为关断，因此 DC 损耗较低。但是，高 FET 电压带来高 AC 损耗，所以可以选择低栅极电荷的 FET，即使导通电阻较高。低侧 FET 大多数时候均为导通状态，但是 AC 损耗却最小。这是因为，导通/关断期间低侧 FET 的电压因 FET 体二极管而特别地低。因此，需要选用一个低导通电阻的 FET，并且栅极电荷可以很好。图 7 显示了上述状况。

图 7—低占空比设计的高侧和低侧 FET 功耗

如果我们增加输入电压，则我们可以得到一个高占空比设计，其高侧 FET 大多数时候均为导通状态，如图 8 所示。这种状况下，DC 损耗较高，要求低导通电阻。根据不同的输入电压，AC 损耗可能并不像低侧 FET 时这样重要，但而是没有低侧 FET 那样低。因此，仍然要求适当的低栅极电荷。这要求在低导通电阻和低电平电荷之间做出妥协。就低侧 FET 而言，导通时间最短，且 AC 损耗较低，因此我们可以根据价格以及面积而非导通电阻和励磁电荷原则，选择恰当的 FET。

图 8—高占空比设计的高侧和低侧 FET 功耗

假设一个负载点 (POL) 稳压器时我们可以要求某个前面电压轨的额定输入功率，那么最佳解决方案是哪个呢，是高输入功率/低信噪比，还是低输入功率/高占空比呢？使用不同输入电流对占空比进行调制，同时查看 FET功耗情况。

图 9 中，高侧 FET 反应曲线图说明，占空比从 25% 增至 40% 时 AC 损耗明显减少，而DC 损耗却线性下降。因此，35% 左右的占空比，应为选用电容跟导通电阻平衡FET的理想值。不断降低输入电流并增加占空比，可以受到最低的AC 损耗和最高的 DC 损耗mos管开关电压，就此而言，我们可以使用一个低导通电阻的 FET，并折中选择高熔体电荷。如低侧 FET 图 10 所示，控制器占空比由低下降时 DC 损耗线性增加（低侧 FET 导通时间更短），高控制器占空比时衰减最小。整个电路板的AC 损耗都更低，因此任何状况下都要选用使用低导通电阻的 FET。

图 9—高侧FET 损耗与占空比的关系

图 10—低侧 FET 损耗与控制器占空比的关系。请注意：低侧 FET 占空比为 1-控制器占空比，因此低侧 FET 导通时间随控制器占空比增加而减少

图 11 显示了我们将高侧跟低侧损耗组合到一起时总强度的差异情况。我们可以看见，这种状况下，高占空比时组合 FET 损耗最低，并且强度最高。效率从 94.5% 升高到 96.5%。不幸的是，为了获取低输入电压，我们需要增加后面电压轨电源的电流，使其占空比增加，原因是它借助一个固定输入电池供电。因此，这样可能会抵消在 POL 获得的个别或者全部增益。另一种方法是不使用前面轨，而是直接从输入电源到 POL 稳压器，目的是增加稳压器数。这时，占空非常低，我们需要小心地选择 FET。

图 11—总损耗与强度跟占空比的关系

在有多个输出功率和电压要求的电池系统中，情况会变得复杂。对比不同 POL 稳压器占空比的精度、成本跟重量。图 12 显示了一个系统，其输入电压为 28V，共有 8 个负载，4 个不同电压，范围为 3.3V 到 1.25V。共有 3 种对比技巧：1）无中间轨，直接通过输入电池提供 28V 电压，以实现 POL 稳压器的低占空比；2）使用 12V 中间轨，POL稳压器中等占空比；3）使用 5V 中间轨，高 POL 稳压器占空比。图 13 和表 1 显示了对比结果。这种状况下，无中间轨电源的架构实现了最低成本，12V中间轨电压的架构获得了最高效率，而 5V 中间轨电压构架则推动了最小体积。因此，我们可以见到，对于这些小型平台而言，单POL电源状况下我们所发现的这种参数均没有明显的趋于。这是因为，使用多个稳压器时，除前面轨稳压器本身以外，每个稳压器都有其不同的负载电流和电阻要求，而这种需求可能会相互矛盾。研究这些状况的最佳方式是使用如 WEBENCH 电源设计师等软件，对不同的选项进行评估

图 12—表明输入、中间轨、负载点 (POL) 电源和负载的电池系统。中间轨电压的不同选择为 28V（直接使用输入电源）、12V 和 5V。这会带给不同的 POL 稳压器占空比。

图 13 电源设计曲线图，其说明中间轨电压对电池系统强度、体积跟成本的影响。

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